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[반도체 취업준비] 6주차. 반도체 계측 공정 및 장비 이론

whymjay — Tue, 16 Jun 2026 15:08:03 +0900

안녕하세요!
오늘은 6주차 진행된 반도체 계측 공정 및 장비 이론입니다.

지난 주까지가 "공정을 어떻게 모듈로 묶어 소자를 만드는가"였다면,

이번 주는 만들어진 소자가 제대로 만들어졌는지 어떻게 확인하는가를 다뤘습니다.

검사·계측의 개념부터 FA(불량 분석), 통계적 품질 관리, CD/막두께/표면 측정, APC·FDC, 그리고 최신 3D NAND 계측 동향까지 폭넓게 학습했습니다!

<목차>

1. 반도체 계측 공정의 개요

2. 반도체 분석과 계측 이론

3. 계측 데이터와 반도체 공정의 상관성

4. 접촉식 vs 비접촉식 계측 방법

5. 전기적·물리적·화학적 특성 측정 원리

6. Critical Dimension 측정 이론과 장비

7. 막 두께 및 굴절률 측정 장비

8. 표면 거칠기 및 형상 측정

9. 계측 장비 자동화 및 데이터 해석 기술

10. 이물 분석 및 결함 계측 기술

11. 계측 공정 최신 기술동향 및 실무 사례

목차 1. 반도체 계측 공정의 개요

1-1. 계측 vs 검사 vs Review

구분	목적	답하는 질문
검사(Inspection)	결함 유무 판정	"있는가, 없는가?"
계측(Metrology)	크기·두께·CD 등 정량 측정	"얼마인가?"
Review	결함의 모양·종류 상세 관찰	"어떻게 생겼는가?"

이 세 가지를 묶어 Process Control (Inspection, Metrology, Review) 이라 부르고, 반도체 불량 원인을 해결하기 위한 핵심 공정이다.

1-2. MI(Metrology & Inspection)

정의: 반도체 소자의 물리적·전기적 특성 목표가 제조 순서의 각 단계에서 제대로 충족되었는지 확인하는 공정
단순 측정이 아니라 공정 전 구간을 통제하는 피드백 루프의 핵심 역할
계측 데이터의 활용 목적은 공정 제어와 공정 변수를 최대화(정밀 통제) 하여 생산성과 제품의 성능을 향상시키는 것

1-3. 계측 검사의 4대 요소

정밀한 계측기술
높은 분해능의 3차원 계측기술
빠른 처리 속도
빠른 처리량(Throughput)

1-4. 광학 현미경 vs 전자 현미경

구분	장비	용도
광학 현미경	명시야·암시야	육안 검사, 거시적 결함
전자 현미경	SEM, TEM	정밀한 미세 관찰

명시야(Bright field): 빛의 경로로 반사광을 이용해 관찰
암시야(Dark field): 빛의 산란에 의한 틴들 현상을 이용해 관찰
명시야 vs 암시야

광학 = 육안 검사 / 전자 = 정밀 관찰 로 정리해두면 헷갈리지 않음.

1-5. Macro 검사 vs Micro 검사

검사	검출 방식	위치
Macro	육안 검출 가능	공정 중(In-line) 검사
Micro	세부 분석 필요	공정 외(Off-line) 검사

1-6. 전 공정(Front-end) 불량 원인

패턴 결함 약 40% (가장 큰 비중)
오정렬(Miss-Alignment)
기타

1-7. SEM의 활용 영역과 AFM

SEM: CD 패턴 결함 검사(Inspection)와 Review에 사용
AFM: 미세화된 Layer에서의 Defect 검출에 사용

1-8. APMI (광선패턴 마스크 검사)

EUV Lithography 에서 사용하는 특수 마스크 검사 시스템
EUV는 파장이 짧아 기존 광학 검사로는 한계 → 전용 검사 시스템 필요

Process Control의 Inspection / Metrology / Review 단계 흐름도

목차 2. 반도체 분석과 계측 이론

2-1. 결정 결함의 종류

결함	설명
점 결함(Point defect)	격자 한 점에서 발생 (공공, 침입형 등)
선 결함(Line defect)	전위(Dislocation) 같은 선형 결함
Crystal defects	결정 자체의 구조적 결함

웨이퍼 프로세싱 중에 추가로 생기는 결함은 Wafer Processing-induced Defects 라고 함.

결정 결함 (점·선 결함)

2-2. 결함의 분류 (불량 분석 관점)

종류	원인	예시
Random defect	무작위 발생	파티클
Systematic defect (체계적 결함)	설비 문제 / 공정 조건(Parameter) 틀어짐 등 반복적 발생	오정렬, 패턴 결함
Parametric defect	전기적 특성이 규격에서 벗어남	VT 산포

2-3. 불량 분석(FA)의 종류

FA 종류	방법	특징
EFA (Electrical FA)	불량 칩을 전기적 테스트로 원인 파악 + 위치 추적(Localization)	PFA와 연계 하여 정확한 원인 분석
PFA (Physical FA)	물리적으로 위치·원인 확인	EFA 결과 검증
CFA (Chemical FA)	화학적 분석	조성·오염 분석

흐름: EFA로 위치 추정 → PFA로 실제 확인.

2-4. 패키지 불량 분석 순서

1단계: 비파괴 분석 (패키지 깨지 않고 분석)
2단계: 파괴 분석 (깨서 상세 분석)

2-5. FIB(Focused Ion Beam) 분석

정의: 미세한 부위를 Ion Gun으로 절단·단면 관찰
결함의 구조적 원인 분석에 탁월
TEM 시료 전처리에도 자주 활용됨

FIB 단면 분석 모식도 - Ion Beam이 시료를 절단하는 구조

FIB 분석 단면 모식도

2-6. FE-SEM (Field Emission SEM)

일반 SEM의 열전자총 대신 Field Emission(FE) 전자총 사용
가속된 전자 빔을 주사 → 시료 표면에서 발생하는 2차 전자, 반사 전자, X선 신호 검출
전계 방출형 주사전자 현미경

FE-SEM 구조

2-7. ATE Test (Automatic Test Equipment)

정의: 테스터 장비에서 제조된 반도체 Chip의 기능과 성능을 검증하고, 결함이 있는 칩을 자동 선별하는 일련의 과정
DFT(Design for Test): 기존 Function Test만으론 한계가 있는 복잡한 칩에서 제조 결함을 효과적으로 찾기 위한 방법
WMF(Wafer Map File): 웨이퍼 프로빙 단계에서 생성되는 테스트 결과 파일. 개별 다이의 위치와 Pass/Fail을 시각화 → 불량 다이 분포·패턴 한눈에 파악

2-8. EDS Test vs Final Test

단계	위치	내용
EDS Test (= Wafer Test)	전공정 완료 후 웨이퍼 상태	전기적 특성 검사로 양/불량 선별. 상온/고온/저온/Burn-in 진행
Final Test	패키지 완료 후	Main Tester로 이송 → 검사 → Handler가 양/불량 분류 + 양품은 속도(Speed) 등급별 분류

2-9. 잉킹(Inking)과 수율(Yield)

잉킹(Inking): EDS Test 결과를 Wafer MAP image process로 표현 (단순 Data가 아니라 시각화 공정)
수율(Yield): 한 웨이퍼 전체 칩 수에 대한 양품 칩 수 비율 → 수율 ↑ → 생산성·수익성 ↑

Wafer Map 예시 - 양품/불량 칩 분포가 컬러로 시각화

Wafer Map (수율 시각화)

2-10. Burn-in 공정

정의: 칩 및 소자에 고온(125℃) + 임계값에 가까운 전압을 가한 상태에서 동작시켜 잠재적 불량을 조기에 검출하는 공정
가속 시험의 일종 → "약한 놈은 미리 죽이고 출고"

2-11. DC Test vs Function Test

테스트	내용
DC 테스트	직류 전압/전류에 대한 응답 평가
Function Test (기능 테스트)	각 메모리 셀의 읽기·쓰기 기능, 상호 간섭 등 시험해 양/불량 평가

2-12. ET / EPM 테스트

TEG(Test Element Group)의 반도체 집적회로 동작에 필요한 개별 소자(R, L, C, TR, Diode) 에 직류 전압·전류 파라미터를 테스트하여 작동 여부 판별

목차 3. 계측 데이터와 반도체 공정의 상관성

3-1. 검사 규격 vs 데이터 시트

구분	정의
검사 규격	양/불량 판정을 위한 검사 기준
Specification (데이터 시트)	제품의 성능·특성 상세 설명이 기록된 설계 문서

검사 항목의 규격은 LSL(규격 하한) / 중심치 / USL(규격 상한) 으로 설정

LSL·USL 정규분포

3-2. SQC vs SPC

구분	활용 도구	중점
SQC (Statistical Quality Control)	검추정, 샘플링, 실험계획법	탐지활동(검사) 중심
SPC (Statistical Process Control)	공정능력, 관리도, QC 7 Tools	예방활동(Prevention) 중심

SQC = 탐지(나오면 잡기) / SPC = 예방(애초에 안 나오게).

3-3. 산포 척도 - 분산·범위·표준편차

범위(Range): 데이터의 최고값 − 최저값 차이
분산·표준편차: 중심값으로부터 데이터가 얼마나 퍼져 있는지

3-4. 공정능력 지수 - Cp, Cpk, Pp

지수	고려 요소	특징
Cp (공정능력)	산포만	공정의 고유 능력
Cpk (공정능력지수)	산포 + 치우침(k)	더 현실적
Pp (공정성능지수)	군간 변동까지	Cp보다 더 엄격

Cpk = Cp + 치우침(k) / Pp = Cp + 군간 변동.

3-5. 시그마 품질 수준

수준	확률	불량률
3σ	±3σ 안에 99.73%	2,700ppm
6σ	—	3.4ppm (백만개당 3.4개)

6σ는 부품 10억 개 중 단 3.4개만 시그마를 벗어나는 수준.

3-6. DOE (실험계획법, Design of Experiments)

정의: 효율적인 실험 방법을 설계하고 결과를 분석하는 통계학의 응용 분야
목적: 최소 실험 횟수로 최대 정보를 얻을 수 있는가 계획

DOE의 3단계

Screening (요인 선발) → 어떤 인자가 영향 있는지 추리기
Characterization (특성화) → 인자 영향 관계 파악
Optimization (최적화) → 최적 조건 도출

3-7. 신뢰성 시험

신뢰성의 정의: 반도체 소자가 부품의 일부로 기기에 사용될 때 "목적으로 하는 기능을 지정된 시간 동안 고장 없이 발휘할 수 있을 것"

시험	내용
EM (Electromigration, 전계 이동)	단위 면적당 높은 전류·온도로 Metal의 Quality 특성화
TDDB (Time-Dependent Dielectric Breakdown)	Oxide에 Injection되는 Carrier↑ → Trap된 Carrier 집합·연결 → SiO₂가 Carrier로 연결되어 Gate-기판 Short

목차 4. 접촉식 vs 비접촉식 계측

방식	원리	대표 장비	특징
접촉식	프로브가 시료에 직접 닿음	Surface Profiler (= Alpha-Step)	정확하지만 시료 손상 가능
비접촉식	빛·전자 등으로 측정	Ellipsometry	시료 손상 없음

목차 5. 전기적·물리적·화학적 특성 측정 (EFA / PFA / CFA)

5-1. EFA (전기적 불량 분석)

PFA, OFI 등의 분석 결과를 바탕으로 불량의 정확한 위치와 원인을 파악
단독으로 쓰이기보다 PFA와 연계해서 사용

5-2. PFA 대표 장비

장비	원리	용도
PEM-CCD	광자 방출 현미경(PEM, EMMI)	고 방출 광자·Hot-Spot 감지 → 고장 위치 확인
PEM-InGaAs	적외선 광자 감지	백사이드 분석 등
OBIRCH	레이저 인가 → 열·저항 변화 검출	누설 전류 / Short 위치 검출

5-3. C-AFM, EBIC

C-AFM (Conductive AFM): AFM의 기능 중 하나, 뾰족한 프로브를 가진 마이크로 스케일 캔틸레버 → 전기적 불량 분석에 적용
EBIC (Electron Beam Induced Current): SEM/STEM에서 전자 빔을 시료에 주사 → 발생하는 전류 측정 → 소자의 전기적 특성 분석

5-4. OFI (Optical Fault Isolation)

Logic의 Physical Defect를 찾기 위한 광학적 결함 위치 분석 기법
PFA 단계에서 위치 추정용으로 활용

목차 6. Critical Dimension 측정 이론과 장비

6-1. 포토공정 마진의 3대 척도

포토공정에서 가장 중요한 감광액(PR)의 공정 마진을 측정하는 척도 3가지.

척도	의미	마진 방향
EL (Exposure Latitude)	노출 관용도, CD 변화로 적정 노광 확인	수평 마진
DOF (Depth of Focus)	초점 심도, CD 유지 가능한 Focus 범위	수직 마진
Overlay	층간 중첩도, 정렬 정확도	—

→ 이 마진들은 CD-SEM 과 Overlay 계측 장비로 측정.

EL & DOF 공정 마진

6-2. DICD, FICD, Etch Bias

DICD (Development Inspection CD): 노광 공정 후 CD
FICD (Final Inspection CD): 식각 공정 후 CD
Etch Bias = FICD − DICD = Change of CD

DICD / FICD / Etch Bias

6-3. Overlay 계측 장비

웨이퍼 위에 쌓이는 물질이 정확하게 정렬됐는지 계측
빛을 쏘아 반사된 빛을 확인·분석하는 기술

6-4. Dual Stage System (= Twin Scan, ASML)

한 웨이퍼가 노광(Exposure) 진행하는 동안, 다른 웨이퍼는 계측(Metrology) 동시 진행
→ 생산성 극대화

ASML의 강점: 노광 + 계측 병렬 처리

6-5. Over Exposure vs Under Exposure

노광량	상태	CD 변화
많음 (Over )	Over Exposure	CD 폭 작아짐
적음 (Under)	Under Exposure	CD 폭 커짐

Over/Under Exposure CD 변화

6-6. Standing Wave Effect

정상파 불량: 노광 시 PR 성분 중 PAC 농도 차이로 Profile이 Wave 지는 현상 (진행하는 빛과 반사되는 빛의 간섭)
해결책
- PEB (Post Exposure Bake): 노광 후 베이크로 PR 성분 재분포
- ARC (Anti-Reflective Coating): 반사 자체를 줄임

Standing Wave 단면 - PR 측벽에 물결 모양

Standing Wave Effect

6-7. 포토 공정 검사

검사 항목: Overlay 검사 / CD 검사 / 패턴 검사
규격을 벗어나면 Rework(재작업) 가능

목차 7. 막 두께 및 굴절률 측정 장비

7-1. Ellipsometry (엘립소미터리)

원리: 빛이 박막 표면에서 반사될 때 변하는 편광 상태를 측정
동시 측정 가능 항목: 두께(Thickness), 굴절률(n), 소광계수(k)
방식: 비접촉식

Ellipsometry 원리

7-2. Reflection Spectroscopy (광간섭 두께 측정)

박막 표면 반사광 + 기판 표면 반사광의 상호 간섭 현상 분석
두께 측정 방법

7-3. XRD (X-Ray Diffraction)

브래그(Bragg) 법칙 이용 (nλ = 2d sinθ)
면간 거리의 변형량으로부터 막의 잔류 응력 측정

7-4. SIMS (Secondary Ion Mass Spectrometry)

샘플 표면에 가속된 이온빔을 입사(충돌) 시켜 방출되는 2차 이온들의 질량 측정
원소·분자 종류, 양 + 불순물 농도 측정

7-5. C-V Curve (산화막 두께)

MOS Capacitor의 Voltage에 따른 Capacitance 변화 그래프로 다음을 측정할 수 있음.

플랫 밴드 전압
문턱 전압
결함에 의해 형성된 전하
Oxide Thickness

C-V Curve (산화막 두께)

목차 8. 표면 거칠기 및 형상 측정

8-1. SEM vs TEM

장비	빔 동작	관찰 대상
SEM (Scanning EM)	표면을 전자 빔으로 Scan	표면 형상
TEM (Transmission EM)	전자 빔이 시료를 투과	내부 단면·결정 구조

SEM vs TEM 빔 경로 비교

8-2. SEM-EDX (Energy Dispersive X-ray Spectrometer)

SEM으로 시료를 관찰하면서 함유 원소의 종류와 함량(%) 분석

8-3. FIB vs FIB-SEM

장비	빔 종류	기능
SEM	Electron beam	표면 관찰
FIB	Ion beam (Ga)	이차 전자 + 이온 관찰
FIB-SEM	Ion + Electron	이온빔으로 깎고 + 전자빔으로 고해상도 관찰을 동시에

SEM = Electron / FIB = Ion(Ga) 페어로 기억.

8-4. AFM (Atomic Force Microscope)

Probe와 시료 사이의 원자간 힘, 반데르 발스 힘 이용
표면의 원자 구조와 형태 측정

8-5. Raman vs Rayleigh 산란

산란	에너지 변화	종류
Raman	에너지를 잃거나 얻으며 산란	비탄성 산란
Rayleigh	원래 에너지를 그대로 유지	탄성 산란

SEM / TEM / AFM 분석 이미지 비교

목차 9. 계측 장비 자동화 및 데이터 해석 - APC, ADC, FDC

9-1. APC (Advanced Process Control)

정의: 반도체 산업에서 제품 생산을 위한 공정 진행 시 최적화된 장비의 공정 진행 조건(Recipe Parameter)을 찾아주는 솔루션

APC의 핵심 기술

실시간 폐쇄 루프(Closed loop) 제어
RtR (Run-to-Run) 제어
FDC (Fault Detection and Classification) 기술 활용

장점: 수율 향상, 원가 절감, 생산성 향상, Better Process Control

9-2. ADC (Automatic Defect Classification)

영상처리 + 머신러닝 기법에 기반
반도체 제조 공정에서 발생하는 결함을 자동 분류 → 검사 품질 ↑ → 수율 향상

9-3. FDC (Fault Detection and Classification)

정의: 반도체 제조공정에서 실시간으로 장비의 센서 데이터를 모니터링·분석 → 프로세스의 이상 감지, 이상 식별, 결함의 근본 원인 분류 → 장비 활용 극대화
발전 방향: 기존 반응형 → AI 기반 사전 예방형으로 진화

9-4. 공정 진단

다양한 외부 센서·계측 장치로 생산 장비의 갑작스런 결함(Fault Detection) 을 발견 → 생산 신뢰성 향상

9-5. OES 적용 사례

메탈 증착 공정에서 플라즈마의 빛을 재는 OES(Optical Emission Spectroscopy) 센서를 장착
물질이 여기될 때 방출되는 빛의 파장 분석 → 원소 조성 실시간 모니터링

목차 10. 이물 분석 및 결함 계측 - 데이터 사이언스

10-1. 반도체 계측의 진화 방향

단순 측정 → 데이터 수집 → 통계 분석 → 머신러닝 기반 자동화

10-2. 빅데이터 도구

분류	도구
분석 플랫폼	FineReport, Hadoop, Storm, R, Python, MapReduce, Spark, Flink
데이터 마이닝 / ML	scikit-learn, TensorFlow 등
데이터 시각화	Spotfire, Python

10-3. MES vs CIM

시스템	역할
MES (Manufacturing Execution System)	제조 현장에서 생산 프로세스 모니터링·제어용 소프트웨어 솔루션
CIM (Computer Integrated Manufacturing)	제품 설계·생산 계획·공정 제어·품질 관리·유통까지 모든 단계를 자동화·통합 관리

목차 11. 계측 공정 최신 기술 동향

11-1. DRAM BCAT 구조

BCAT(Buried Channel Array Transistor): DRAM의 매립형 채널 구조
미세화에 따라 채널 길이 확보 + 누설 전류 감소 위해 도입

DRAM BCAT 구조

11-2. 3D NAND 수직 채널 결함

결함	설명
CD 변화	채널 직경 변동
Bowing	채널 휨
Twisting	채널 비틀림
Uncompleted Etch	식각 미완료
Non-Uniformity	균일도 불량
Void	채널 내부 불필요한 공간 생성

전기적 결함

터널 산화막에 생성된 트랩으로 인해 데이터 보존 기간(Retention) 동안 전하가 손실
Retention Error → Trap 생성 및 전하 손실

3D NAND 수직채널 결함 비교 (Bowing / Twisting / Void)

3D NAND 수직 채널 결함 (Bowing/Twisting/Void)

11-3. 주요 장비 업체의 M&I System

업체	시스템
AMAT (Applied Materials)	M&I System
Lam Research	Metrology System
KLA	M&I System

→ 공통 전략은 IM(Integrated Metrology) 전략: 장비 내(in-situ)에 계측 장치를 직접 적용 해서 공정 진단 분야 대응력 강화.

다음 주 주제는 반도체 데이터 기초 (Python, 통계, 시각화, 전처리) 입니다.

읽어주셔서 감사합니다 ‍♀️

[반도체 취업준비] 5주차. 반도체 공정 모듈

whymjay — Tue, 16 Jun 2026 00:03:59 +0900

안녕하세요!
오늘은 4주차 6월5일, 6월 8일, 6월9일 3일 간 진행된
반도체 공정 모듈 입니다.

3주차까지는 "실제 웨이퍼 위에 어떻게 구현하는가(공정) "였다면,

4주차는 단위 공정들을 어떤 순서·조합으로 묶어 실제 소자와 구조(MOSFET, DRAM, NAND, 배선)를 완성하는가

에 대해 진행해보겠습니다.

<목차>

1. 반도체 공정 모듈 정의 및 개요

2. 반도체 공정 모듈 LOCOS의 이해

3. 반도체 공정 모듈 STI 이해

4. Gate Technology

5. Capacitor Technology

6. Floating Gate Technology

7. Interconnect Technology

목차 1. 반도체 공정 모듈 정의 및 개요

1-1. 반도체 제조 공정과 모듈

단위 공정(Unit Process): 산화·CVD·포토·식각·이온주입 같은 개별 공정 하나하나
공정 모듈(Process Module): 단위 공정을 특정 구조(웰·게이트·S/D·커패시터·배선 등)를 만들기 위해 묶어놓은 일련의 흐름
전체 공정(Process Integration): 모듈들을 다시 묶어 칩 하나를 완성하는 큰 흐름

같은 단위 공정도 어떤 모듈 안에 어떤 순서로 들어가느냐에 따라 결과가 달라짐. 따라서 모듈 설계가 곧 소자 설계의 핵심이 됨.

1-2. MOSFET 구조와 동작

구조: Gate / Source / Drain / Body의 4단자
핵심 영역: 게이트 산화막 아래의 채널
동작: 게이트 전압 VG > VT → 채널 형성(반전층) → S↔D 전류 흐름
즉, MOSFET 제조 = 웰 + 격리 + 게이트 + S/D + 컨택·배선을 차례로 만드는 일

1-3. MOSFET 모듈 공정 전체 흐름

단계	모듈	만드는 것
①	격리(Isolation)	LOCOS 또는 STI로 소자 간 절연
②	Well	N-well / P-well 형성 (CMOS의 기반)
③	Gate	게이트 산화막 + 게이트 전극
④	LDD / Spacer	얕은 S/D + 측벽 절연막
⑤	S/D	본격 S/D 이온주입 + 활성화
⑥	Silicide / Contact	저저항 컨택 형성
⑦	Interconnect	다층 금속 배선

MOSFET 모듈 공정 전체 흐름도 (Isolation → Well → Gate → S/D → Contact → Metal)

1-4. CMOS 구조와 제조 공정

CMOS: 같은 기판에 NMOS + PMOS를 함께 구현 → 저전력
NMOS는 P-well, PMOS는 N-well에 만들어야 하므로 Twin Well이 표준
핵심 공정 순서: STI → Twin Well → Gate → NMOS LDD → PMOS LDD → Spacer → S/D → Silicide → Contact → Metal
NMOS·PMOS는 이온주입할 때 반대쪽을 PR로 가려가며 따로 도핑 (마스크 공정 2배)

목차 2. LOCOS의 이해

2-1. 절연 공정(Isolation)이 필요한 이유

한 기판 위에 트랜지스터를 수억 개 만드는데, 서로 전기적으로 분리되지 않으면 누설·간섭 발생
→ 트랜지스터 사이를 두꺼운 절연막으로 막아주는 것이 격리(Isolation) 공정
대표 방법: LOCOS (구세대) → STI (현세대)

2-2. 산화 공정 vs CVD 공정

같은 SiO₂라도 만드는 방법이 다름.

구분	열산화(Thermal Oxidation)	CVD 산화막
원리	실리콘 표면이 소모되어 SiO₂가 됨	가스 반응으로 표면에 증착
막질	매우 치밀·균일, 계면 우수	상대적으로 거침
두께	얇음(~수십 nm)	얇~두꺼움 자유
온도	고온(900~1100°C)	저온~중온 가능(PECVD 300~400°C)
용도	게이트 산화막 등 핵심 절연막	층간 절연막(ILD), 패시베이션

건식 산화(Dry, O₂): 느림, 매우 치밀 → 얇고 품질 좋은 막 (게이트 산화막)
습식 산화(Wet, H₂O): 빠름, 두꺼운 막 (필드 산화막, LOCOS)

2-3. LOCOS (Local Oxidation of Silicon) 공정

기판의 일부 영역만 두껍게 산화시켜 격리벽으로 사용하는 기법.

공정 순서

Pad Oxide(얇은 SiO₂) 형성 → 응력 완화
Si₃N₄ 증착 → 산화 마스크 역할(질화막 아래는 산화 안 됨)
포토 + 식각 → 격리할 영역의 Si₃N₄만 제거
습식 열산화 → 노출된 Si 표면이 두꺼운 Field Oxide(FOX) 로 자람
Si₃N₄ 제거(인산), Pad Oxide 제거 → 활성 영역 노출

LOCOS의 한계 — Bird's Beak

산화가 Si₃N₄ 아래로 옆으로 침투해 부리(Bird's Beak) 모양으로 퍼짐
→ 활성 영역 면적이 줄어듦 → 미세화에 부적합
그래서 LOCOS는 STI에 자리를 내줬어요.

[이미지: LOCOS 단면 + Bird's Beak]

LOCOS기법에 의해 발생하는 Bird's Beak 불량

목차 3. STI(Shallow Trench Isolation) 이해

3-1. STI 공정 개요

정의: 기판에 얕은 트렌치(홈) 를 파고 절연막으로 채워서 소자를 격리하는 방식
LOCOS의 Bird's Beak 문제를 해결, 수직 측벽으로 면적 효율↑
현대 CMOS의 표준 격리 기술 (~0.18μm 이후)

3-2. STI 공정 모듈

순서	공정	내용
①	Pad Oxide + Si₃N₄ 증착	후속 CMP의 스토퍼·하드마스크
②	포토 + 트렌치 식각	Si₃N₄ → Si를 수직으로 식각(RIE)
③	Liner Oxide(얇은 열산화)	트렌치 측벽 손상 회복, 계면 품질 확보
④	HDP-CVD SiO₂ 갭필	좁고 깊은 트렌치를 보이드 없이 채움
⑤	CMP(화학·기계 연마)	Si₃N₄ 위까지 평탄화
⑥	Si₃N₄ 제거(인산)	활성 영역 노출

STI는 HDP-CVD + CMP 콤보가 핵심임.
좁은 틈을 보이드 없이 채우고 → 깔끔하게 다듬는 두 기술이 있어야 가능함.

STI 공정 단계별 단면도

3-3. Well 공정 모듈 (Twin Well)

CMOS는 NMOS·PMOS를 위해 두 종류 웰을 모두 만들어야 함.

순서	공정
①	N-well 마스크 포토 → PMOS 자리만 노출
②	인(P) 이온주입 → 깊은 N-well 형성
③	PR 제거
④	P-well 마스크 포토 → NMOS 자리만 노출
⑤	붕소(B) 이온주입 → 깊은 P-well 형성
⑥	고온 어닐링(Well Drive-in) → 도펀트 확산·활성화

Retrograde Well: 깊은 영역은 농도↑, 표면은 농도↓로 만드는 프로파일 → 래치업·펀치스루 억제

목차 4. Gate Technology

4-1. 게이트 공정 개요

게이트(Gate): MOSFET의 ON/OFF를 결정하는 핵심 부품
게이트 모듈은 채널의 전기적 특성(문턱전압·이동도·누설)을 좌우해 소자 성능 전반을 결정합니다.

4-2. 게이트 공정 모듈 (기본 흐름)

순서	공정
①	희생 산화막(Sacrificial Ox) 형성 후 제거 → 표면 손상 정리
②	게이트 산화막 형성 (열산화, 얇음 ~수 nm)
③	게이트 전극(Poly-Si 또는 Metal) 증착
④	포토 + 식각으로 게이트 패터닝
⑤	리옥시데이션(Re-oxidation) → 게이트 측벽 손상 회복

4-3. 문턱전압(VT) 모듈 공정

VT 조정 이온주입(VT Adjust Implant): 채널 표면의 도핑 농도를 조절해 VT를 정밀하게 맞춤
할로(Halo / Pocket) 주입: 채널 가장자리에 반대 도핑을 주입 → 숏 채널 효과 억제
채널 도핑·게이트 일함수·산화막 두께가 VT를 결정하는 3대 요소

4-4. MOSFET 게이트 전극 재료 변화

세대	재료	특징
초기	Al 메탈 게이트	융점 낮아 후속 고온 공정 어려움 → 도태
~90nm	Poly-Si	자기정렬 S/D 가능(고온 견딤), 표준
65nm	Poly-Si + Silicide(폴리사이드)	게이트 저항↓
45nm~	Poly-Si + High-K 검토
28nm~	<mark>HKMG (High-K + Metal Gate)</mark>	Poly-Si 공핍·게이트 누설 해결
14nm~	FinFET 구조에 HKMG 적용
3nm~	GAA(MBCFET) + HKMG

4-5. HKMG (High-K Metal Gate)

왜 도입됐나

미세화로 SiO₂가 너무 얇아져 터널링 누설 폭증
Poly-Si는 게이트 끝단에서 공핍(Poly Depletion) 이 일어나 실효 산화막 두께(EOT)가 증가

해결책

High-K 절연막(HfO₂): 유전율↑ → 물리적으로 두꺼워도 같은 전기적 효과 → 누설↓
메탈 게이트: 공핍 없음, 일함수 조절로 VT 튜닝 용이

적용 방식 (Gate-First vs Gate-Last)

방식	순서	특징
Gate-First	메탈 게이트를 먼저 만든 뒤 S/D 활성화 어닐링	단순, 고온에 의한 메탈 특성 변화 우려
Gate-Last (Replacement Metal Gate)	Poly-Si로 더미 게이트 → S/D 어닐링 → Poly 제거 → 메탈 채움	메탈이 고온을 안 받음, 인텔이 채택

HKMG는 28nm부터 도입, 미세화의 핵심 분기점이에요.

4-6. LDD / Side Wall(Spacer) 공정

미세화로 S/D가 게이트에 가까워지면서 핫 캐리어·DIBL 문제가 심해짐. 아래는 이를 막기 위한 두 단계 S/D 구조.

순서	내용
①	게이트 패터닝 후 얕고 옅은 LDD(Lightly Doped Drain) 이온주입
②	Spacer 형성: 측벽에 Si₃N₄·SiO₂ 증착 → 이방성 식각으로 옆벽에만 남김
③	Spacer를 마스크로 본격 S/D 깊고 진한 도핑
④	어닐링으로 도펀트 활성화

결과: 게이트 가까이는 얕고 옅게(LDD), 멀리는 깊고 진하게(S/D) → 전계 집중 완화, 신뢰성↑

4-7. 소스/드레인 공정 모듈

위의 LDD → Spacer → S/D 흐름이 기본
선택적 에피택시(SEG) 로 S/D 위에 SiGe(PMOS)·SiC(NMOS) 를 키워 응력(Stress) 인가 → 캐리어 이동도↑
첨단 공정에선 Raised S/D 구조로 저항·캐파시턴스 최적화

4-8. 이온주입 측정 및 활용

측정 항목	방법
시트 저항(Rs)	4-point probe로 도핑 농도·깊이 검증
도핑 프로파일	SIMS(2차 이온 질량 분석)
결정 손상·활성화율	어닐링 전/후 측정 비교
균일도	웨이퍼 내 다지점 측정

이온주입 후엔 반드시 어닐링(RTA, Spike, Laser)을 통해 도펀트 격자 자리 잡기 + 손상 회복

목차 5. Capacitor Technology

DRAM의 정보 저장 단위. 작은 면적에 충분한 정전용량(C) 을 확보하는 게 중요.

5-1. DRAM 셀 커패시터 구조와 특성 개선

기본 1T1C 구조

트랜지스터 1개 + 커패시터 1개 = 셀 하나
커패시터 식: C = ε · A / d (ε: 유전율, A: 면적, d: 절연막 두께)

1T 1C DRAM

미세화의 딜레마

셀이 작아지면 면적(A)↓, 절연막은 더 못 얇게(d 한계) → C 확보가 어려움
해결책 세 가지: A 키우기(3D 구조) / ε 높이기(High-K) / 누설 막기(MIM)

구조 진화

구조	특징
Planar	단순 평면, 면적 작음 → 초기 DRAM
Stack (적층형)	트랜지스터 위로 커패시터를 쌓아 면적 확보
Trench (트렌치형)	기판에 깊은 홈을 파고 그 안에 커패시터 (IBM 계열)
OCS(One Cylinder Stack)	위로 길게 솟은 원통형 → 고종횡비로 면적 극대화
MIM (Metal-Insulator-Metal)	전극을 폴리실리콘 대신 금속으로 → 공핍 없음, 누설↓

유전체(Dielectric) 진화

SiO₂ → ONO(Si₃N₄ 활용) → Al₂O₃ → HfO₂ → ZrO₂ → ZAZ(ZrO₂/Al₂O₃/ZrO₂) 라미네이트
최근엔 ZAZ + 도핑 등으로 누설을 막으면서 ε 극대화

5-2. DRAM 셀 커패시터 공정 모듈

OCS 기준 대표 흐름임.

순서	공정
①	비트라인·컨택 형성 후 두꺼운 산화막(Mold) 증착
②	포토 + 식각으로 깊은 실린더 홀 형성(고종횡비)
③	ALD로 하부 전극(TiN 등) 콘포멀 증착
④	Mold 산화막 제거(Wet) → 원통(Cylinder) 노출
⑤	ALD로 고유전 절연막(ZAZ 등) 증착
⑥	ALD로 상부 전극(TiN/Poly) 증착

고종횡비 홀 식각 + ALD 콘포멀 증착이 DRAM 커패시터 공정의 핵심 두가지. (ALD가 DRAM에 중요한 이유).

목차 6. Floating Gate Technology

6-1. 플로팅 게이트 구조와 동작

구조 (전형적인 플래시 셀)

일반 MOSFET 게이트와 채널 사이에 플로팅 게이트(Floating Gate, FG) — 전기적으로 고립된 전극이 추가
위에서부터: Control Gate / ONO(IPD) / Floating Gate / Tunnel Ox / Channel

동작 원리

동작	메커니즘
Program(쓰기)	Control Gate에 높은 (+)전압 → 채널 전자가 FN 터널링으로 Tunnel Ox를 뚫고 FG에 주입 → 저장
Erase(지우기)	기판에 높은 (+)전압(또는 게이트 -전압) → FG의 전자가 채널로 빠져나감
Read	FG의 전하량에 따라 V_T가 달라지므로, 일정 전압을 걸어 ON/OFF 여부로 판독

FG가 절연막에 둘러싸여 있어 전원이 꺼져도 전자가 유지 → 비휘발성
CTF(Charge Trap Flash): FG 대신 Si₃N₄ 트랩층에 전하를 가두는 방식 → 3D NAND의 표준

6-2. 3D NAND Flash 구조

평면(2D) NAND가 미세화의 벽에 부딪히자 셀을 수직으로 쌓는 방향으로 전환했어요.

핵심 컨셉

수직 채널: 채널이 기판이 아니라 수직 기둥(필러) 으로 서 있음
수평 워드라인: 게이트(워드라인)들이 수평으로 적층되어 수직 채널을 감쌈
전하 저장: Si₃N₄ 트랩층(CTF)

대표 구조

명칭	특징
BiCS / P-BiCS (Toshiba)	Bit Cost Scalable, 채널을 수직으로
V-NAND (삼성)	24단 시작 → 현재 200단 이상
TCAT (Terabit Cell Array Transistor)	Replacement Metal Gate로 워드라인 형성

2D vs 3D NAND 구조 비교

6-3. 3D NAND 공정 핵심

공정 흐름 (개념)

순서	공정
①	ONO 또는 Oxide/Nitride(O/N) 다층 적층(현재 수백 단)
②	채널 홀 식각(Channel Hole Etch) — 수십~수백 단을 한 번에 뚫는 고종횡비 식각
③	홀 측벽에 블로킹 산화막 / 트랩 질화막 / 터널 산화막 적층(ONO)
④	폴리실리콘 채널 증착
⑤	슬릿(Slit) 식각 → Nitride 제거(인산) → 빈자리에 메탈(W) 워드라인 채움 (Replacement Gate)
⑥	컨택·배선(BEOL)

공정 이슈 & 해결책

이슈	해결책
수백 단 채널 홀 식각의 수직도	고선택비 식각 가스, 멀티스텝 식각, 하드마스크 두껍게
적층 응력으로 웨이퍼 휨(Wafer Bow)	응력 보상층, 박막 두께 정밀 제어
단 수 증가의 한계	더블 스택(반씩 만들어 본딩), 하이브리드 본딩
셀 간 전하 간섭	CTF로 전하 국소화
균일도	ALD 콘포멀 증착, 메트롤로지 강화

고종횡비 식각 + ALD + Replacement Metal Gate가 3D NAND를 가능케 한 3대 기술임.

목차 7. Interconnect Technology

-> 소자를 연결. 칩 한 개에 보통 10층 이상의 금속 배선이 들어감.

7-1. 금속 배선 공정

재료 변화: Al → Cu

시대	재료	방식	특징
과거	Al(알루미늄)	Subtractive(증착 → 식각)	RIE로 패터닝
0.13μm 이후	<mark>Cu(구리)</mark>	Damascene(다마신)	식각이 어려워 채워넣기 방식

왜 Cu로?

Al보다 저항이 낮고(전도도↑), EM(Electromigration) 내성↑ → 미세화 시 신호 지연·신뢰성 유리
단, Cu는 RIE 식각이 어려워(휘발성 부산물 없음) → 다마신 공정으로 전환

Damascene / Dual Damascene 공정

단계	Single Damascene	Dual Damascene
①	ILD 증착	ILD 증착
②	트렌치(배선) 식각	비아 + 트렌치 동시 식각
③	베리어/시드 메탈 증착	〃
④	Cu 도금(Electroplating)	〃
⑤	CMP로 ILD 위 Cu 제거	〃

Dual Damascene: 비아(아래층 연결 구멍)와 트렌치(배선)를 한 번에 채움 → 공정 단순화, 신뢰성↑
베리어 메탈(Ta/TaN): Cu가 ILD로 확산되는 걸 막음 (Cu는 SiO₂에서 빠르게 확산됨)

Dual Damascene 단면 (Via + Trench 동시 채움)

Low-K 절연막

배선 간 정전용량(RC delay) 줄이려고 유전율 낮은 ILD(SiOCH, 다공성 Low-K) 사용
단, 기계적 강도가 약해 CMP·본딩 공정 난이도↑

7-2. 컨택(Contact) 공정

정의: 트랜지스터(S/D, 게이트)와 첫 번째 금속 배선을 잇는 수직 구멍 + 메탈 플러그
재료: 주로 텅스텐(W) 플러그 (좁고 깊은 홀을 잘 채움, 고온 견딤)
공정 흐름
1. ILD 증착 → 포토 + 식각으로 컨택 홀
2. Ti/TiN 베리어/접착층 증착 (CVD/ALD)
3. W 갭필 (WF₆ 기반 CVD)
4. CMP로 ILD 위 W 제거

베리어 메탈(Ti/TiN)이 중요한 이유: ① 컨택 저항↓, ② W가 Si로 확산되는 걸 막음, ③ ILD와의 접착력 확보

7-3. 실리사이드(Silicide) 공정

정의: S/D·게이트 위에 금속+Si 화합물(MSi₂) 을 형성해 컨택 저항을 크게 낮추는 공정
재료 변화: TiSi₂ → CoSi₂ → NiSi(Ni Salicide) (현세대)

Salicide(Self-Aligned Silicide) 공정 흐름

S/D·게이트 노출 (Spacer가 정의)
Ni(또는 Co) 박막 증착(스퍼터링)
1차 RTA: Si 노출 영역에서만 금속이 Si와 반응 → MSi 형성, Spacer/ILD 위에는 미반응 금속만
미반응 금속 선택적 제거(습식)
2차 RTA: 저저항 MSi₂ 상으로 변환

Salicide 공정 flow

Self-Aligned 의 의미: 별도 마스크 없이 노출된 Si 위에만 자동으로 실리사이드가 형성되는 것!
미세 공정에선 마스크 한 장 줄이는 게 큰 이득이 됨.

다음 주 주제는 반도체 계측 공정 및 장비 이론 입니다.

읽어주셔서 감사합니다 ‍♀️

[반도체 취업준비] 4주차. 반도체 공정 이론->산화도핑부분부터 추가하기

whymjay — Thu, 28 May 2026 23:44:45 +0900

안녕하세요!
오늘은 4주차 5월27일부터 6월4일 6일 간 진행된
반도체 공정 이론 입니다.

3주차까지가 "무엇을, 어떻게 설계하는가"였다면,

4주차는 그 설계를 실제 웨이퍼 위에 어떻게 구현하는가(공정)에 대해 진행해보겠습니다.

<목차>

1. 반도체 공정 개요

2. 진공

3. 플라즈마

4. 반도체 공정 - Photolithography

5. 반도체 공정 - Etch

6. 반도체 공정 - Deposition

7. 반도체 공정 - Oxidaition + Doping

8. 반도체 공정 - C&C

9. 반도체 공정 - 후공정

10. 반도체 공정 - 배선

11. 웨이퍼 & Fab

12. 반도체 공정 직무

목차 1. 반도체 공정 개요

1-1. 전공정(Fab) vs 후공정(Package/Test)

구분	내용
전공정(Front-end)	웨이퍼 위에 회로를 만드는 과정 (증착·포토·식각·이온주입 등 반복)
후공정(Back-end)	완성된 웨이퍼를 자르고(다이싱) 패키징·테스트하는 과정

1-2. FEOL / MOL / BEOL

전공정은 다시 세 영역으로 나뉩니다.

영역	하는 일	의미
FEOL (Front End of Line)	소자 형성	트랜지스터(웰·게이트·S/D) 등 소자 자체를 만듦
MOL (Middle of Line)	연결 준비	소자와 배선을 잇는 컨택(Contact) 형성
BEOL (Back End of Line)	배선	여러 층의 금속 배선(Metal)·비아로 소자들을 연결

FEOL=소자 만들기, BEOL=배선으로 연결하기, MOL=그 사이 연결

1-3. 단위 공정 한눈에 보기 (포토 중심 사이클)

회로 한 층을 만들 때 아래 단계가 반복됩니다.

순서	공정	설명
①	증착(Deposition)	웨이퍼 위에 박막(절연막·금속 등)을 입힘
②	세정(Cleaning)	표면의 오염·파티클 제거
③	PR 도포(Coating)	감광제(Photoresist)를 얇게 코팅
④	노광(Exposure)	마스크 패턴에 빛을 쪼여 PR에 전사
⑤	현상(Develop)	빛 받은/안 받은 부분을 선택적으로 제거 → 패턴 형성
⑥	식각(Etch)	PR이 없는 부분의 박막을 깎아냄
⑦	PR 박리(Strip)	역할을 다한 PR 제거

증착→세정→PR도포→노광→현상→식각→PR박리 단계별 단면도

1-4. 반도체 요소 기술

박막(Thin Film): 절연·도전·반도체 박막을 쌓는 기술
패터닝(Patterning): 포토 + 식각으로 원하는 모양을 새기는 기술
도핑(Doping): 이온주입·확산으로 전기적 성질 부여
세정·평탄화(CMP): 공정 사이 표면 관리

1-5. CMOS와 웰(Well) 구조

CMOS: NMOS + PMOS를 한 기판에 함께 구현 → 저전력의 핵심
NMOS는 P형 영역에, PMOS는 N형 영역에 만들어야 하므로 웰(Well) 이 필요합니다.

구조	설명	특징
싱글 웰(Single Well)	한 종류 웰만 형성 (예: P기판에 N-well만)	공정 단순, 특성 최적화 한계
트윈 웰(Twin Well)	N-well·P-well 둘 다 별도 형성	NMOS·PMOS 각각 최적 도핑 가능 → 현대 CMOS의 표준

싱글 웰 vs 트윈 웰 단면 구조 비교

1-6. CMOS 공정 플로우

웰 형성: 이온주입으로 N-well / P-well 형성
소자 격리(STI): 트랜지스터 간 절연 (Shallow Trench Isolation)
게이트 형성: 게이트 산화막 + 게이트 전극 패터닝
S/D 형성: 이온주입으로 소스·드레인 도핑
컨택·배선(MOL/BEOL): 절연막 증착 → 컨택 → 다층 금속 배선

CMOS 모듈

목차 2. 진공(Vacuum)

증착·식각·이온주입 등 핵심 공정은 모두 진공 환경에서 이뤄집니다.

2-1. 진공의 정의 및 단위

정의: 대기압보다 낮은 압력 상태 (분자 밀도가 낮은 공간)
단위: Torr(주로 사용), Pa, mbar, atm
- 1 atm = 760 Torr ≈ 101,325 Pa ≈ 1013 mbar

2-2. 진공이 필요한 이유 (목적·용도)

목적	설명
오염 방지	잔류 기체와의 반응·파티클 부착 차단 → 깨끗한 표면 유지
MFP 확보	입자가 충돌 없이 멀리 날아가게 함 (증착·이온주입에 필수)
반응 제어	원하는 가스만 정밀하게 주입해 반응 조건 제어
플라즈마 형성	적정 저압에서 안정적인 플라즈마 생성

2-3. 평균자유행정(MFP)과 단분자층 형성 시간

평균자유행정(MFP, Mean Free Path): 한 입자가 다른 입자와 충돌하기 전까지 평균적으로 이동하는 거리
- 압력이 낮을수록(진공일수록) MFP가 길어짐 → 입자가 곧장 직진
단분자층 형성 시간(Monolayer Formation Time): 깨끗한 표면에 기체 분자가 한 층 쌓이는 데 걸리는 시간
- 진공이 높을수록 길어짐 → 표면을 오래 깨끗하게 유지 가능

대기압에선 단분자층이 나노초 만에 덮이지만, 초고진공에선 수 시간이 걸림. 따라서 깨끗한 공정엔 고진공이 필수적임.

2-4. 진공 영역별 압력·분자수·MFP

진공	영역압력(Torr)	분자 수 밀도(개/cm³)	MFP(대략)
대기압	760	~2.5 × 10¹⁹	~70 nm
저진공(Rough)	760 ~ 1	10¹⁹ ~ 10¹⁶	μm 수준
중진공(Medium)	1 ~ 10⁻³	10¹⁶ ~ 10¹³	mm ~ cm
고진공(High)	10⁻³ ~ 10⁻⁷	10¹³ ~ 10⁹	m 수준
초고진공(UHV)	< 10⁻⁷	< 10⁹	km 수준

압력↓ → 분자 수↓ → MFP↑ → 단분자층 형성 시간↑

2-5. 진공 장비 구성

진공 챔버 → 게이지(압력 측정) → 펌프(배기) → 밸브·배관으로 구성
보통 저진공 펌프로 1차 배기 후 → 고진공 펌프로 2차 배기하는 2단 구성

진공 장비 구성도

2-6. 진공 펌프

분류	종류	특징
저진공용	로터리(회전날개), 드라이 펌프, 루츠 펌프	대기압에서 작동 시작, 1차 배기 담당
고진공용	터보몰레큘러(TMP), 디퓨전 펌프, 크라이오 펌프	저진공 상태에서만 작동 가능, 2차 배기 담당

고진공 펌프는 대기압에서 못 키기 때문에 저진공 펌프로 먼저 빼주는 "예비 배기(Roughing)" 가 필수과정.

2-7. 진공 게이지

분류	종류	원리
저진공용	피라니(Pirani), 열전대(Thermocouple), 정전용량(Capacitance)	열전도도·압력 변화 측정
고진공용	이온화 게이지(열음극/냉음극·Penning)	기체를 이온화해 이온 전류로 압력 측정

⭐목차 3. 플라즈마(Plasma)⭐

3-1. 플라즈마의 정의

정의: 기체에 에너지를 가해 일부가 이온화되어 양이온·전자·중성입자(라디칼)가 섞여 있는 상태 → "제4의 상태"
전체적으로는 전기적 중성(준중성, Quasi-neutral) 이지만, 내부에 자유 전하가 있어 전기장에 반응

3-2. 플라즈마 생성 기구 (충돌 반응)

전자가 기체 분자와 충돌하며 아래 반응들이 일어납니다.

반응	내용	공정에서의 의미
이온화(Ionization)	전자가 분자를 때려 전자를 떼냄 → 양이온 + 전자 2개	플라즈마 유지의 핵심
여기(Excitation)	전자가 분자를 높은 에너지 상태로 들뜸	—
발광/탈여기(Relaxation)	들뜬 분자가 빛을 내며 안정화	플라즈마 발광(글로우) 원인
해리(Dissociation)	분자 결합을 끊어 라디칼 생성	화학 반응종(라디칼) 공급
재결합(Recombination)	이온 + 전자가 다시 결합 → 중성	플라즈마 소멸 방향

에치 예시: CF₄ 플라즈마에서 F 라디칼이 생성 → Si와 반응해 휘발성 SiF₄로 식각
PECVD 예시: SiH₄가 해리되어 생긴 SiH₃ 등 라디칼이 표면에 증착 → 저온에서도 박막 형성 가능

3-3. 플라즈마에서의 MFP

플라즈마는 저압(저진공) 에서 만들어 MFP를 길게 함
MFP가 적당히 길어야 전자가 전기장에서 충분히 가속된 뒤 충돌·이온화 → 플라즈마 유지
너무 고압이면 충돌이 잦아 가속 전 에너지 손실, 너무 저압이면 충돌 자체가 부족

3-4. 플라즈마의 특성

준중성(Quasi-neutral): 큰 영역에서 양전하 ≈ 음전하
발광(Glow): 탈여기 시 방출되는 빛
전자 온도 ≫ 이온 온도: 가벼운 전자만 뜨겁고(고에너지), 무거운 이온·중성입자는 상온에 가까움 → 저온 공정 가능
반응성: 라디칼·이온이 풍부해 상온 기체로는 안 되는 반응을 일으킴

3-5. 쉬스(Sheath) — 매우 중요!

정의: 플라즈마와 벽(전극·웨이퍼) 사이에 생기는 전자가 부족하고 양이온이 우세한 얇은 경계층
형성 원리: 가벼운 전자가 무거운 이온보다 훨씬 빨리 벽으로 빠져나감 → 벽 근처에 양전하층이 남고 큰 전위차(전압 강하) 발생
역할: 쉬스의 강한 전기장이 양이온을 웨이퍼 표면으로 수직 가속 → 이방성(수직) 식각의 원동력

식각이 "옆으로 안 퍼지고 아래로 곧게" 파이는 이유가 쉬스가 이온을 수직으로 때려주기 때문임.

3-6. 플라즈마 형성 방법 — DC vs RF

DC 플라즈마

두 전극에 직류(DC) 전압을 걸어 전자를 가속 → 기체 이온화
한계: 전극이나 타겟이 절연체면 표면에 전하가 쌓여(charge-up) 방전이 멈춤 → 도체에만 사용 가능 (DC 스퍼터링 등)

RF 플라즈마 (13.56 MHz)

고주파(RF) 전압을 인가 → 전극 극성이 빠르게 바뀜
원리: 가벼운 전자는 RF를 따라 진동하지만, 무거운 이온은 빠른 진동을 못 따라감
장점: 절연체에도 전하가 누적되지 않아 절연막 식각·증착 가능 → 반도체 공정의 표준

전위 분포

플라즈마 내부(Bulk)는 거의 일정한 플라즈마 전위(Plasma Potential), 양쪽 전극 근처에서 쉬스로 급격히 전위가 떨어짐
전극은 전자를 빨리 받아 음(−)으로 대전, 플라즈마는 상대적으로 (+)

두 전극 크기가 같을 때 vs 다를 때

크기가 같으면(대칭): 양쪽 쉬스 전압이 비슷 → 이온이 양 전극에 고르게
크기가 다르면(비대칭): 작은 전극에 더 큰 전압(셀프 바이어스)이 걸림
- 관계식: V₁/V₂ ≈ (A₂/A₁)ⁿ (면적 비의 거듭제곱)
- → 웨이퍼를 작은(전력 인가) 전극에 올리면 이온이 그쪽으로 강하게 집중 → RIE(반응성 이온 식각) 의 원리

셀프 바이어스(Self-bias)

비대칭 RF 방전에서 작은 전극이 평균적으로 음의 전압(DC 성분) 을 띠는 현상
이 음전압이 양이온을 웨이퍼로 끌어당겨 식각 방향성을 줌

RF 매처(Matcher / Matching Network)

역할: RF 발생기(보통 50Ω)와 변하는 플라즈마 임피던스를 정합(Matching)시키는 회로
왜 중요한가:
- 임피던스가 안 맞으면 전력이 플라즈마로 전달되지 못하고 발생기로 반사(Reflected Power) 됨
- 반사 전력은 전력 손실 + 발생기 손상 + 플라즈마 불안정을 유발
- 매처가 반사 전력을 최소화해 전력 전달 효율을 극대화하고 플라즈마를 안정시킴
플라즈마 상태는 가스·압력·전력에 따라 실시간으로 변하므로 자동 정합(가변 커패시터) 이 필수

3-7. 파셴 곡선(Paschen's Curve)

정의: 기체의 방전 개시 전압이 (압력 × 전극 간격, pd)에 따라 어떻게 변하는지 보여주는 곡선
특징: U자 형태로 최소 방전 전압을 갖는 지점이 존재
- pd가 너무 작으면: 충돌 횟수 부족 → 이온화 못 함 → 방전 전압 ↑
- pd가 너무 크면: 충돌이 잦아 전자가 가속 전 에너지 손실 → 방전 전압 ↑
→ 플라즈마는 이 최소점 근처의 적정 pd 에서 가장 효율적으로 생성

파셴 곡선

3-8. 글로우 방전 플라즈마(Glow Discharge)

저압 기체에 방전을 일으켜 만든 플라즈마로, 탈여기 발광으로 은은하게 빛남(Glow)
반도체 공정 플라즈마의 대부분이 이 글로우 방전 영역에서 동작 (아크 방전 전 단계)

3-9. 플라즈마 사용 공정 정리

공정	플라즈마 활용
포토	UV 라이트 소스(엑시머 레이저 등), 애싱(PR 제거)
식각(Etch)	반응성 이온 식각(RIE), 건식 식각의 핵심
증착(Deposition)	PECVD(화학), 스퍼터링(물리)
세정	플라즈마 애싱·클리닝
이온주입	이온 소스 생성

3-10. 플라즈마 응용의 예 (식각 & 증착)

공정	방식	원리
식각	물리적 식각	이온이 표면을 물리적으로 때려 깎음 (방향성↑, 선택비↓)
	화학적 식각	라디칼이 표면과 화학 반응해 휘발성 물질로 제거 (선택비↑, 방향성↓)
	RIE(반응성 이온 식각)	물리 + 화학 결합 → 방향성·선택비 모두 확보
증착	물리적(PVD, 스퍼터링)	타겟 원자를 이온으로 때려 떼어내 웨이퍼에 증착
	화학적(PECVD)	플라즈마로 가스를 해리시켜 라디칼로 박막 형성 (저온 가능)

목차 4. 포토리소그래피(Photolithography)

회로 패턴을 웨이퍼에 새기는 공정의 "설계도 전사" 단계입니다.

4-1. 포토 공정의 의미

마스크의 회로 패턴을 감광제(PR) 에 빛으로 전사해, 웨이퍼 위에 패턴을 형성하는 공정
이후 식각·이온주입의 "본"이 되는 가장 핵심적이고 반복되는 공정

4-2. 포토 마스크(Photomask)

정의: 회로 패턴이 그려진 원판(석영 유리 + 크롬 패턴)
역할: 노광 시 빛을 통과/차단시켜 PR에 패턴을 전사 (네거티브 필름 같은 역할)

4-3. 포토 공정 순서

포토 공정 전체 순서 흐름도

단계별 상세

단계	내용
HMDS 처리	표면을 소수성으로 만들어 PR 접착력 향상(베이퍼 프라임)
스핀 코팅	PR을 떨어뜨리고 고속 회전 → 균일한 박막 형성
소프트 베이크	저온 가열로 용매 제거, PR 안정화
얼라인 & 익스포저	마스크 정렬 후 빛 노광 → 패턴 전사
PEB (Post Exposure Bake)	노광 후 가열 → 정재파(Standing Wave) 완화, 화학증폭 반응 촉진
디벨롭(Develop)	현상액으로 빛 받은/안 받은 부분을 선택 제거
하드 베이크	고온 가열로 PR을 단단히 굳혀 후속 식각 내성 확보
M&I (Measurement & Inspection)	CD·오버레이 측정 및 결함 검사

4-4. 감광제(Photoresist, PR)

정의: 빛에 반응해 화학적 성질(용해도)이 바뀌는 고분자
포지티브 PR: 빛 받은 곳이 녹아 제거됨 → 마스크와 같은 패턴 (해상도↑, 주로 사용)
네거티브 PR: 빛 받은 곳이 경화되어 남음 → 마스크 반대 패턴

종류	특징
네거티브 PR	빛 받은 곳 경화, 접착력↑·내식각성↑, 해상도 한계
i-line용 포지티브 PR	365nm용, DNQ 계열
DUV용 포지티브 PR	248/193nm용, 화학증폭형(CAR)

화학증폭형 감광제(CAR, Chemically Amplified Resist)

노광 시 생성된 광산발생제(PAG) 가 산(H⁺)을 만들고, PEB 때 이 산이 연쇄(촉매) 반응으로 다량의 결합을 분해/경화
적은 빛으로 큰 반응 → 감도↑ → DUV/EUV 같은 단파장·저광량 공정에 필수

4-5. 노광 방식 비교

방식	원리	특징
밀착(Contact)	마스크를 웨이퍼에 밀착	해상도↑, 마스크 오염·손상
근접(Proximity)	살짝 띄움	손상↓, 회절로 해상도↓
투영(Projection)	렌즈로 패턴 축소 투영	비접촉·고해상도 → 현재 표준(스테퍼/스캐너)

Contact / Proximity / Projection 노광 방식 비교

4-6. 노광 장비

얼라이너(Aligner): 마스크·웨이퍼 정렬 후 노광 (Contact/Proximity 시절)
스테퍼(Stepper): 웨이퍼를 한 칸씩 이동(Step)하며 샷 단위 투영 노광
스캐너(Scanner): 마스크·웨이퍼를 동시에 스캔하며 노광 → 현재 주력

4-7. 분해능(Resolution)과 초점심도(DoF)

분해능(Resolution): 구분해 그릴 수 있는 최소 선폭 → 작을수록 좋음
- R = k₁ · λ / NA (λ: 파장, NA: 개구수)
초점심도(DoF, Depth of Focus): 초점이 맞는 세로 범위
- DoF = k₂ · λ / NA²

분해능과 초점심도의 관계 (트레이드오프)

분해능을 높이려고 NA를 키우면 DoF가 NA²로 급감 → 초점 맞추기 어려워짐
"더 미세하게(분해능↑) ↔ 더 안정적으로(DoF↑)"가 서로 충돌 → 리소그래피의 영원한 숙제

초점심도와 평탄화(CMP)의 필요성

DoF가 얕으면 표면 단차가 조금만 있어도 초점이 어긋나 패턴 불량
→ CMP(화학적 기계적 연마) 로 표면을 평탄화해야 좁은 DoF 안에 들어옴

4-8. UV 광원 파장의 종류

광원	파장	비고
g-line	436 nm	초기
i-line	365 nm
KrF (DUV)	248 nm
ArF (DUV)	193 nm
ArF 액침(ArFi)	193 nm(실효↓)	물 매질로 NA↑
EUV	13.5 nm	차세대

파장이 짧을수록 더 미세한 패턴(R ∝ λ)을 그릴 수 있어 광원이 계속 짧아져 왔음.

4-9. 분해능 향상 기술

빛의 회절(Diffraction)

패턴이 빛의 파장 수준으로 작아지면 빛이 회절·간섭해 상이 뭉개짐 → 미세화의 근본 한계

ArF 액침(Immersion) 기술

렌즈와 웨이퍼 사이를 물(굴절률 1.44) 로 채움 → 실효 NA 증가 → 분해능 향상
193nm 광원의 수명을 크게 연장한 핵심 기술

PSM (위상변위 마스크, Phase Shift Mask)

인접 패턴의 빛에 180° 위상차를 줘 경계에서 상쇄 간섭 → 패턴 대비(콘트라스트)↑ → 분해능 향상

비등축(이축) 조명 — Off-axis Illumination

빛을 수직이 아닌 비스듬히 입사시켜 회절광을 효과적으로 모음 → 해상도·DoF 동시 개선

Off-axis Illumination

OPC (광 근접 보정, Optical Proximity Correction)

회절로 패턴이 변형되는 걸 예측해 마스크 패턴을 미리 왜곡(보정) → 웨이퍼에 의도한 모양 구현

OPC

BARC (반사 방지막, Bottom Anti-Reflective Coating)

PR 아래에 깔아 기판에서 반사된 빛으로 생기는 정재파·노칭 억제 → 패턴 균일도↑

하드마스크(Hard Mask)

PR만으로 식각 내성이 부족할 때, PR 아래 단단한 박막(SiN, 비정질 카본 등) 을 패턴 전사용 마스크로 사용

하드 마스크

4-10. 다중 패턴(Multi-patterning)

광원 한계를 넘어 더 미세한 간격을 만드는 기술들입니다.

기법	원리
이중 노광(Double Exposure)	한 층을 두 번 나눠 노광
더블 패터닝(LELE)	노광-식각을 2회 반복해 피치를 절반으로
SADP / SAQP (자기정렬 스페이서)	패턴 옆면에 스페이서를 입혀 그 자체를 마스크로 → 피치 1/2(SADP), 1/4(SAQP)

AQP는 노광 한 번으로 만들 수 있는 선의 4배 조밀한 패턴을 만들 수 있어 EUV 도입 전 미세화를 할 수 있었음.

4-11. 차세대 리소그래피 (EUV)

EUV(극자외선, 13.5nm): 파장을 한 단계 더 줄여 한 번 노광으로 미세 패턴 구현
EUVL 소스: 주석(Sn) 액적에 고출력 레이저를 쏴 플라즈마를 만들어 13.5nm 방출
다층 박막 반사경(Multilayer Mirror): EUV는 모든 물질에 흡수되어 렌즈를 못 씀 → Mo/Si를 40여 층 교대 적층한 반사경으로 빛을 모음
- 브래그 법칙(Bragg's Law, nλ = 2d·sinθ): 각 층에서 반사된 빛이 보강 간섭하도록 층 두께(d)를 설계해야 반사율 확보
EUV용 펠리클(Pellicle): 마스크에 파티클이 붙는 걸 막는 보호막. EUV 투과율을 높이면서 고온·고출력을 견뎌야 해 개발 난이도가 매우 높음

4-12. 포토 공정 불량 유형

단계	대표 불량
베이퍼 프라임(HMDS)	접착력 부족 → PR 들뜸·박리(Lifting)
스핀 코팅	두께 불균일, 줄무늬(Striation), 기포, 가장자리 뭉침(Edge Bead)
얼라인 & 익스포저	오버레이 오정렬, 과/부족 노광, 디포커스
PEB	온도 불균일 → CD 산포, 정재파 잔존
인스펙션(M&I)	파티클·브리지·패턴 결손 등 결함 검출

목차 5. 식각(Etch)

포토로 만든 PR 패턴을 따라 박막을 깎아 실제 회로 모양을 완성합니다.

5-1. 박막 패턴 가공 방법

방법	원리
식각(Etch)	박막 전체를 올린 뒤 불필요한 부분을 깎아냄 (가장 일반적)
리프트 오프(Lift-off)	PR을 먼저 패턴 → 박막 증착 → PR 제거 시 위 박막도 함께 떨어짐
다마신(Damascene)	절연막에 홈을 판 뒤 금속을 채우고 CMP로 연마 → Cu 배선의 표준

5-2. 식각 공정의 정의 및 분류

정의: 화학·물리적 방법으로 박막을 선택적으로 제거하는 공정

기준	분류
방식	습식(Wet) / 건식(Dry)
반응	화학적(Chemical) / 물리적(Physical)
형상	등방성(Isotropic, 사방으로) / 이방성(Anisotropic, 수직으로)

5-3. 습식 식각(Wet Etch)

공정 순서: 식각액 침지(Dip) → 헹굼(Rinse) → 건조(Dry)
장비: 침지조(Bath), 스프레이 장비
공정 특성: 등방성(언더컷 발생), 선택비 높음, 장비 단순·저렴, 대량 처리 유리 / 미세 패턴엔 부적합
결정 방향의 영향: 단결정 Si는 결정면(예: <100> vs <111>)에 따라 식각 속도가 달라 이방성 습식 식각(KOH 등)도 가능

대상 물질별 식각액

대상 박막	식각액
SiO₂(산화막)	HF, BOE(완충 산화막 식각액)
Si₃N₄(질화막)	고온 인산(H₃PO₄)
Si(실리콘)	HNA(HF+HNO₃+CH₃COOH), KOH
Al(알루미늄)	인산계 혼합액

5-4. 건식 식각(Dry Etch) & 플라즈마

정의: 플라즈마(가스 상태)로 박막을 식각 → 이방성 구현 가능 → 미세 패턴의 핵심
플라즈마 식각에 요구되는 특성: 높은 이방성, 높은 선택비, 균일도, 빠른 식각 속도, 적은 손상
식각 중 일어나는 반응: ① 라디칼 생성 → ② 표면 흡착 → ③ 화학 반응 → ④ 휘발성 부산물 형성 → ⑤ 탈착·배기

건식 식각의 종류

종류	원리	특성
화학적 식각	라디칼의 화학 반응	ㅈ↑, 등방성(방향성↓)
물리적 식각(스퍼터)	이온의 물리적 충돌	이방성↑, 선택비↓, 손상↑
이온 강화 식각(RIE)	화학 + 물리 결합	이방성·선택비 모두 확보
보호막 형성(측벽 보호) 식각	측벽에 보호막을 입혀 옆 식각 차단	이방성 극대화

RIE (반응성 이온 식각, Reactive Ion Etch)

라디칼의 화학 반응으로 식각하면서, 쉬스 전기장으로 가속된 이온이 바닥을 수직으로 때려 반응을 촉진
측벽은 이온이 안 때리고 바닥만 집중 타격 → 바닥은 빨리, 옆은 천천히 → 수직 프로파일(이방성)
측벽에 쌓이는 보호막(Polymer)이 옆 식각을 더 막아 이방성을 강화

RIE 메커니즘

5-5. 습식 vs 건식 식각 비교

항목	습식 식각	건식 식각
형상	등방성(언더컷)	이방성(수직)
선택비	높음	보통
미세 패턴	부적합	적합
장비·비용	단순·저렴	복잡·고가
처리량	배치(대량)	매엽식
용도	박막 제거·세정	미세 회로 패터닝

습식(등방) vs 건식(이방) 식각 결과 비교

5-6. 식각 특성 지표

지표	의미
식각 속도(Etch Rate)	단위 시간당 깎이는 두께
선택비(Selectivity)	대상막 / 비대상막(또는 PR)의 식각 속도 비 → 높을수록 좋음
균일도(Uniformity)	웨이퍼 전면에서 식각 속도가 고른 정도
이방성(Anisotropy)	수직 식각 / 수평 식각 비율

5-7. 식각 공정 파라미터 — 로딩 효과

효과	내용
로딩 효과(Loading)	식각 면적이 넓으면 반응종이 소모되어 식각 속도 감소
마이크로 로딩	패턴 밀도 차이로 조밀한 곳과 성긴 곳의 식각 속도가 달라짐
매크로 로딩	웨이퍼 전체 vs 가장자리 등 큰 스케일에서의 속도 편차

로딩 효과는 패턴마다 식각 깊이가 달라지는 원인이라, 공정 균일도 관리의 핵심 변수.

마이크로 로딩과 매크로 로딩

플라즈마 식각 공정 변수

플라즈마 식각의 결과(속도·이방성·선택비·손상)는 네 가지 핵심 변수로 조절됩니다.

변수↑ 높을 때↓ 낮을 때

변수	↑ 높을 때	↓ 낮을 때
가스 유량	반응종↑ → 식각 속도↑ (단, 과다 시 부산물 배기 부족 → 오히려 속도 저하)	반응종 부족 → 속도↓
공정 압력	라디칼↑·MFP↓ → 화학적·등방성 우세, 이방성↓	MFP↑·이온 수직 가속 → 물리적·이방성 우세
바이어스 전압	이온 에너지↑ → 속도↑·이방성↑, 단 PR·하부막 손상↑, 선택비↓	손상↓·선택비↑, 식각 속도·이방성↓
웨이퍼 온도	화학반응·부산물 휘발↑ → 식각 속도↑	측벽 폴리머 보호막 잘 형성 → 이방성·선택비↑ (극저온 식각)

미세 패턴엔 "저압 + 적정 바이어스 + 저온" 조합이 유리함.. (측벽이 보호되고 이온이 수직으로 박히기 때문)
반대로 빠른 속도가 우선이면 압력·온도를 올려 화학 반응을 키워야함.

5-8. 건식 식각 장비와 가스·부산물

장비: 평행평판(CCP), 고밀도 플라즈마(ICP, ECR) 등
고밀도 플라즈마(HDP): 이온 밀도를 높여 저압에서도 빠르고 정밀한 식각 가능 (ICP가 대표)

플라즈마 식각 사용 가스·부산물

대상막	식각 가스	휘발성 부산물
Si / poly-Si	Cl₂, HBr, SF₆	SiCl₄, SiF₄
SiO₂	CF₄, CHF₃, C₄F₈	SiF₄, CO
Si₃N₄	CF₄ / O₂	SiF₄
Al	Cl₂, BCl₃	AlCl₃

핵심은 휘발성 부산물을 만드는 가스를 골라야 한다는 것임! 안 날아가면 표면에 쌓여 식각이 멈춤.

5-9. 원자층 식각(ALE, Atomic Layer Etching)

정의: 흡착 → 반응 → 제거를 한 원자층씩 자기제한적으로 반복하는 초정밀 식각
장점: 원자 단위 두께 제어, 매우 우수한 균일도·손상 최소화 → 3D·GAA 등 첨단 미세 공정에 필수
영향 파라미터: 반응 가스 종류·노출 시간, 이온 에너지, 퍼지(Purge) 시간, 사이클 수

ALE(원자층 식각)와 ALD(원자층 증착) 비교

ALE 식각 기구·공정 변수

- ALE 식각 기구 (4단계 자기제한적 사이클)

단계	내용
① 표면 개질(Adsorption)	반응 가스 공급 → 표면에 한 원자층만 화학 흡착 (포화되면 더 안 붙음 = 자기제한)
② 퍼지(Purge)	잔류 반응 가스 배기 → 다음 단계 오염 방지
③ 활성화(Removal)	저에너지 이온/플라즈마로 흡착층만 선택 제거 (아래층은 안 깎이는 임계 에너지 아래)
④ 퍼지(Purge)	부산물 배기 → 사이클 1회 완료

한 사이클당 정확히 한 원자층만 제거 → 식각 깊이 = 사이클 수 × 단위 층 두께로 원자 단위 제어가 가능

- ALE 공정 변수

변수	영향
반응 가스 종류·노출 시간	흡착 포화 보장 → 자기제한성·균일도 결정
이온 에너지	임계값 아래로 유지해야 자기제한 성립 (너무 높으면 일반 RIE처럼 됨)
퍼지 시간	짧으면 반응 가스 혼합으로 자기제한 깨짐, 길면 처리량↓
사이클 수	최종 식각 깊이를 직접 결정
웨이퍼 온도	흡착·탈착 균형, 부산물 휘발 제어

5-10. 식각공정 결함(Defects) 7가지

① 식각 속도 이상

현상: 식각 속도가 목표 범위를 벗어남 → 언더에치(부족)/오버에치(과다)
원인: 가스 유량·압력·전력 드리프트, 챔버 오염, 반응종 농도 변화
대응: 챔버 컨디셔닝, 엔드포인트 디텍션(EPD) 으로 종점 감지

② 웨이퍼 내 식각 속도 불균일

현상: 센터-에지 또는 부위별 식각 깊이 편차(C-E Skew)
원인: 가스 분포 불균일, 척 온도 편차, 플라즈마 밀도 불균일
대응: 가스 인젝터 최적화, 멀티존 척 온도 제어, 코일/RF 구조 튜닝

③ 패턴 크기(CD)·프로파일 이상·패턴 무너짐

CD 이상: 설계 선폭에서 벗어남(CD shift) — 측벽 보호막·바이어스 영향
프로파일 이상: 보잉(Bowing), 노칭(Notching), 풋팅(Footing), 마이크로트렌칭, 측벽 경사 이상
패턴 무너짐(Pattern Collapse): 고종횡비 패턴이 건조 시 표면장력·정전기로 쓰러짐
원인: 이온 입사 각도, 측벽 보호 부족·과다, 건조 공정 표면장력
대응: 측벽 보호 가스(폴리머) 조절, 초임계 CO₂ 건조 등

④ 파티클에 기인한 패턴 불량

현상: 챔버 내 파티클(폴리머·금속 잔류)이 떨어져 그 자리가 안 깎임 → 잔류물(Residue), 브리지, 단락
원인: 챔버 클리닝 부족, 부산물 누적, 챔버 부품 마모
대응: 정기 WAC(Waferless Auto Clean), 챔버 컨디셔닝, 부품 수명 관리

⑤ 로딩 효과에 기인한 언더컷·오버에치

언더컷(Undercut): 측벽이 옆으로 파임 → 측벽 보호 부족 또는 등방성 과다
오버에치(Over-etch): 의도보다 깊게 식각 → 하부막 손상, 컨택 깨짐
원인: 패턴 밀도·노출 면적 차이로 위치별 반응종 농도가 달라 식각 속도 편차 발생
대응: EPD 기반 시간 제어, 측벽 보호막 강화, 고선택비 가스 조합

⑥ 플라즈마에 의한 손상(Plasma Damage)

차징 손상(Charging): 게이트 산화막에 전하 누적 → 절연 파괴(Antenna Effect)
UV/이온 손상: 박막·계면 결함, V_T 시프트, 누설 전류 증가
금속 오염: 챔버 부품에서 떨어진 금속 이온이 박막 오염
대응: 펄스 플라즈마(Pulsed Plasma), 안테나 룰 준수, 보호 다이오드 삽입

⑦ 식각 후 세정 불량

현상: 폴리머·할로겐 잔류물·식각 부산물이 표면에 남음
결과: Al 부식(염소 잔류), 컨택 저항 증가, 후속 공정 불량
원인: 세정액 농도·시간 부족, 폴리머 너무 두꺼움, 헹굼 부족
대응: 플라즈마 애싱(PR 제거) + 습식 세정 + 충분한 DI 헹굼 조합

목차 6. 박막 증착(Deposition)

웨이퍼 위에 nm~μm 두께의 박막을 입히는 공정. 절연막·금속 배선·게이트 산화막 등 칩의 거의 모든 구조가 박막으로 만들어집니다.

6-1. 박막 공정 개요 — 정의 및 분류

분류	원리	대표 공정
PVD (물리 기상증착)	물리적으로 원자를 떼어내 옮김	Evaporation, Sputtering
CVD (화학 기상증착)	가스의 화학 반응으로 막 형성	APCVD, LPCVD, PECVD, HDP-CVD
ALD (원자층 증착)	한 원자층씩 자기제한적 반응	ALD
Epitaxy (에피택시)	기판 결정 구조를 이어받아 단결정 성장	VPE, MBE, MOCVD

6-2. 박막의 종류

분류	예시	용도
절연막	SiO₂, Si₃N₄, HfO₂	게이트 절연, 층간 절연(ILD), 패시베이션
도전막	Al, Cu, W, Ti/TiN	배선, 컨택, 베리어 메탈
반도체막	poly-Si, a-Si, SiGe	게이트 전극, 채널, S/D 응력 인가

6-3. 박막의 요구 특성 및 역할

특성	내용
균일도(Uniformity)	웨이퍼 전면에 두께가 고를 것
접착력(Adhesion)	하부막과 단단히 붙어 박리되지 않을 것
스텝 커버리지(Step Coverage)	단차·구멍의 옆벽·바닥에 얇아지지 않고 잘 덮일 것
갭필(Gap-fill)	좁은 틈을 보이드 없이 채울 것
막질(Density·순도)	핀홀·불순물 적고 치밀할 것
응력(Stress) 제어	휨·균열 없을 것

6-4. 박막 품질 평가 지표

두께 균일도(웨이퍼 내/간), 화학 조성, 결정성(비정질/다결정/단결정), 결함(핀홀·보이드·파티클), 표면 거칠기(RMS) 등을 종합 평가합니다.

6-5. 물리적 기상증착(PVD)

6-5-1. Evaporation (증발법)

원리: 타겟 물질을 고온 가열(열·e-Beam)로 증발시켜 웨이퍼에 응축
종류: 열증착(Thermal Evaporation), 전자빔(e-Beam Evaporation)
장단점: 단순·고순도 / 단차 피복 나쁨, 합금 어려움
주로 단순 금속 박막·MEMS에 사용

6-5-2. Sputtering

원리: 플라즈마의 Ar⁺ 이온이 타겟을 때려 떨어진 원자가 웨이퍼에 증착
합금·다양한 재료 가능, 스텝 커버리지도 이베포레이션보다 좋아 현대 PVD의 표준

- 스퍼터링 공정 과정

챔버 배기 → Ar 가스 주입
전극에 전압 인가 → 플라즈마 발생
Ar⁺ 이온이 타겟 충돌 → 타겟 원자 방출
방출 원자가 웨이퍼에 도달 → 박막 형성

- DC 스퍼터링

DC 전압으로 플라즈마 생성
한계: 절연체 타겟은 표면에 전하가 쌓여 방전 멈춤 → 도체 타겟에만 사용 (절연체엔 RF 스퍼터 사용)

- 스퍼터 수율(Sputter Yield)

정의: 입사 이온 1개당 떨어져 나오는 타겟 원자의 수
영향 인자
- 이온 에너지: 높을수록 수율↑ (단, 너무 높으면 포화·관통 손상)
- 입사 각도: 비스듬할수록 수율↑ (수직보다 45° 부근에서 최대)
- 이온/타겟 원자 질량비: 비슷할수록 운동량 전달 효율↑
- 타겟 결합 에너지: 약할수록 수율↑

- 마그네트론 스퍼터링(Magnetron Sputtering)

타겟 뒤에 자석 배치 → 자기장이 전자를 타겟 근처에 가둠
결과: 타겟 근처 플라즈마 밀도↑ → 증착 속도↑, 저압 동작 가능, 기판 손상↓
현대 PVD 장비는 거의 다 마그네트론 방식

- 스퍼터링 에치(Sputter Etch)

스퍼터링 원리를 식각에 응용: 웨이퍼 자체를 이온으로 때려 표면을 깎음
용도: 증착 직전 표면 자연산화막 제거(In-situ Pre-clean), 표면 활성화

6-6. 화학적 기상증착(CVD)

가스를 챔버에 주입 → 웨이퍼 표면에서 화학 반응 → 박막 형성. 부산물은 휘발성 가스로 배기됩니다.

6-6-1. CVD 키네틱스(반응 속도론)

온도에 따라 율속(rate-limiting) 영역이 달라집니다.

영역	율속	특징
표면 반응 제한 영역 (저온)	표면 화학반응 속도	온도 민감, 가스 흐름엔 둔감 → 균일도↑, 배치 처리 유리(LPCVD)
물질 전달 제한 영역 (고온)	반응 가스 공급 속도	가스 흐름에 민감, 균일도 제어 어려움

LPCVD가 600~900°C 저압에서 동작하며 균일도가 좋은 이유는 표면 반응 제한 영역에서 진행되기 때문임.

6-6-2. CVD 종류 비교

종류	압력·조건	온도	특성	대표 용도
APCVD	대기압	중~고온	빠름, 균일도↓	두꺼운 산화막
LPCVD	저압(~Torr)	600~900°C	균일도↑, 배치 처리↑	poly-Si, Si₃N₄
PECVD	저압 + 플라즈마	300~400°C	저온 가능 → 후공정 호환	층간 절연막, 패시베이션
HDP-CVD	저압 + 고밀도 플라즈마	저온	갭필 우수 (증착+스퍼터 동시)	STI/ILD 갭필
MOCVD	유기금속 전구체	중온	III-V 화합물 가능	LED, 화합물 반도체

6-6-3. HDP-CVD

증착과 동시에 스퍼터(식각)를 진행 → 좁고 깊은 틈을 보이드 없이 채움
STI(소자 격리)·ILD 갭필의 핵심

6-6-4. PECVD

플라즈마로 가스를 활성화시켜 저온에서도 반응 가능
BEOL처럼 고온을 못 쓰는 후공정 단계에 필수 (배선 위 절연막·패시베이션)

PECVD 장비 단면도

6-7. 원자층 증착(ALD, Atomic Layer Deposition)

6-7-1. 공정 원리

두 전구체(A, B)를 번갈아 주입 + 사이에 퍼지 → 1사이클당 한 원자층씩 증착.

단계	내용
① 전구체 A 주입	표면에 한 층만 화학 흡착 (포화되면 더 안 붙음 = 자기제한)
② 퍼지	잔류 A 배기
③ 전구체 B 주입	A와 반응해 박막 한 층 완성
④ 퍼지	부산물 배기

최종 두께 = 사이클 수 × 단위 층 두께 → 옹스트롬 단위 정밀 제어 가능

6-7-2. ALD 장점

원자층 단위 두께 제어 (옹스트롬 정밀도)
거의 100% 스텝 커버리지 → 고종횡비·복잡 구조에 완벽
콘포멀(Conformal) 증착, 핀홀 거의 없음
막질·균일도 매우 우수

6-7-3. ALD 단점

증착 속도 매우 느림 (사이클당 ~Å) → 두꺼운 막엔 비효율
전구체가 비싸고 종류 제한적
사이클 시간(특히 퍼지)이 처리량을 좌우

6-7-4. ALD 증착 특성·응용

HKMG의 HfO₂ 게이트 절연막
3D NAND의 절연막·전하 저장층
FinFET·GAA의 게이트 산화막·스페이서
배리어·시드 메탈 (TiN, TaN 등)

6-7-5. ALD 공정 챔버 디자인

방식	원리	특징
시분할(Temporal) ALD	한 챔버에서 전구체를 시간 순서로 주입·퍼지	구조 단순, 사이클 시간 김 → 처리량↓
공간분할(Spatial) ALD	챔버 안에 전구체별 영역을 공간적으로 구분, 웨이퍼가 회전하며 영역을 통과	처리량 매우 높음, AMAT(Applied Materials) 등에서 상용화

공간분할 ALD는 회전 척 위 웨이퍼가 A → 퍼지 → B → 퍼지 영역을 한 바퀴 돌면 한 사이클이 끝나는 구조라, 시분할 대비 사이클 시간을 크게 단축됨.

6-8. 에피택시(Epitaxy) 증착

정의: 기판의 결정 구조를 그대로 이어받아 단결정 박막을 성장시키는 기술
종류: VPE(기상), MBE(분자선), MOCVD 등
용도
- PMOS의 SiGe Source/Drain (압축 응력 → 정공 이동도↑, 스트레인드 실리콘)
- 화합물 반도체(GaN, GaAs)
- 전력 반도체의 두꺼운 드리프트 에피층

6-9. 산화막 vs 질화막 비교

항목	산화막 (SiO₂)	질화막 (Si₃N₄)
유전율(k)	~3.9 (낮음)	~7 (높음)
절연성	우수	우수
응력	압축 또는 약함	인장 강함
수분·이온 차단	부족	우수 → 패시베이션 핵심
식각 선택비	HF에 잘 깎임	고온 인산에 잘 깎임
대표 용도	게이트 산화막, 층간 절연	패시베이션, 식각 마스크, 에치 스토퍼

6-10. 박막 공정의 발전 방향 — 클러스터 툴화

클러스터 툴(Cluster Tool): 진공 이송 챔버를 중심으로 여러 공정 챔버(증착·식각·세정·열처리)를 위성처럼 배치한 통합 설비
장점
- 진공을 깨지 않고 연속 공정(In-situ) → 표면 산화·오염 최소화, 계면 품질↑
- 처리량↑, 풋프린트↓
- 박막 적층 시 균일성·재현성↑
최근엔 PVD·CVD·ALD·식각을 하나의 플랫폼에 통합하는 이종 공정 일체화가 첨단 공정의 표준

[반도체 취업준비] 3주차. 반도체 설계 및 소자이론

whymjay — Thu, 28 May 2026 22:11:32 +0900

안녕하세요!
오늘은 3주차 5월18일부터 26일 6일 간 진행된
반도체 설계 및 소자이론 입니다.

지난 주까지가 "반도체는 무엇이고, 어떻게 만드는가(물성,공정)"였다면, 이번 주는 그걸로 실제 회로와 소자를 어떻게 설계하고 동작시키는가를 다루었습니다. 설계 Flow부터 CMOS, 논리회로, PN접합, 메모리반도체, 시스템 반도체, 전력 반도체까지 공부해보았습니다!

<목차>

1. 반도체 설계 Flow

2. CMOS 트랜지스터 구조 및 특징

3. 논리 회로 정의 및 종류

4. PN 접합(PN Junction) & 공핍 영역(Depletion Region)

5. 메모리 반도체 구조

6. 메모리 반도체 동작 원리

7. 시스템 반도체 구조

8. 시스템 반도체 동작 원리 & 소자/아날로그/전력 반도체

목차 1. 반도체 설계 Flow

칩 하나가 나오기까지 설계는 "기능을 정의 → 회로로 구현 → 물리적 형태로 변환 → 마스크 제작"의 큰 흐름을 따름.

1-1. 집적회로(IC) 설계 흐름

단계	내용
사양 정의(Spec)	칩이 수행할 기능·성능·전력·면적(PPA) 목표 설정
아키텍처 설계	블록 단위 구조 설계 (CPU, 메모리, I/O 등)
RTL 설계	HDL(Verilog/VHDL)로 동작을 코드로 기술
논리 합성(Synthesis)	RTL → 게이트 레벨 네트리스트로 변환
검증(Verification)	시뮬레이션으로 기능·타이밍 확인
물리 설계(P&R)	배치(Placement)/배선(Routing) → 레이아웃
사인오프(Sign-off)	DRC/LVS 등 최종 검증 후 마스크 제작 의뢰

PPA(Performance, Power, Area)는 설계 전 과정을 관통하는 핵심 지표.

1-2. 레이아웃(Layout)

정의: 회로(트랜지스터·배선)를 실제 웨이퍼 위에 올릴 2D 평면 도면으로 변환하는 작업
각 층(Layer)을 다각형(Polygon)으로 그림 → 액티브, 게이트(폴리), 컨택, 메탈 등
검증 항목
- DRC(Design Rule Check): 공정에서 정한 최소 선폭·간격 규칙 위반 검사
- LVS(Layout vs Schematic): 레이아웃이 회로도와 일치하는지 검사
- ERC, Antenna, DFM 등 추가 검증

1-3. 포토마스크(Photomask)

정의: 레이아웃 패턴을 웨이퍼에 전사하기 위한 원판 (유리+크롬 패턴)
노광(Photo) 공정에서 빛을 통과/차단시켜 회로 패턴을 웨이퍼에 새김
층(Layer) 하나당 마스크 1장 → 미세 공정일수록 마스크 수십 장 필요
OPC(Optical Proximity Correction): 빛의 회절로 패턴이 뭉개지는 걸 보정하기 위해 마스크 패턴을 미리 왜곡시켜 그림

OPC(Optical Proximity Correction)

목차 2. CMOS 트랜지스터 구조 및 특징

2-1. 트랜지스터와 MOSFET

트랜지스터(Transistor): 전기 신호를 증폭·스위칭하는 3단자 소자
MOSFET(Metal-Oxide-Semiconductor FET): 게이트 전압으로 채널을 만들어 전류를 제어하는 전계효과 트랜지스터
- G(Gate): 채널 형성 제어
- S(Source) / D(Drain): 캐리어의 출입구
- B(Body/Substrate): 기판
NMOS: 전자가 캐리어 → 빠름 / PMOS: 정공이 캐리어 → 느림
CMOS: NMOS + PMOS 상보적 결합 → 한쪽만 켜져 정적 소비전력 ≈ 0 → 저전력의 핵심

2-2. MOSFET 밴드 다이어그램

게이트 전압에 따라 반도체 표면의 에너지 밴드가 휘면서(Band Bending) 동작 영역이 결정됨.

영역	게이트 전압(NMOS 기준)	표면 상태
축적(Accumulation)	VG < 0	다수 캐리어(정공)가 표면에 쌓임
공핍(Depletion)	VG ≈ 0~VT	캐리어가 밀려나 공핍층 형성
반전(Inversion)	VG > VT	소수 캐리어(전자)가 모여 채널 형성 → ON

반전이 일어나는 순간의 게이트 전압이 바로 문턱전압(VT)

2-3. MOS 커패시터 C-V 곡선

MOS 구조는 게이트-산화막-반도체로 이뤄진 커패시터로 볼 수 있음.
게이트 전압을 바꾸며 정전용량(C)을 측정 → C-V 곡선으로 소자 특성 분석

구간	정전용량	의미
축적	최대 (C = C_ox)	산화막 용량만 작용
공핍	감소	공핍층이 직렬로 추가됨
반전	(저주파) 회복 / (고주파) 최소 유지	측정 주파수에 따라 다름

C-V 곡선으로 산화막 두께, 도핑 농도, 계면 결함(Interface Trap), 플랫밴드 전압 등을 알아낼 수 있어 소자 평가의 기본 도구임.

MOS 커패시터 C-V 곡선 (축적-공핍-반전)

2-4. MOSFET 성능 개선 — Strained Si

원리: 실리콘 결정에 인위적 변형(Strain) 을 주면 격자 간격이 바뀌어 캐리어 이동도가 향상됨
NMOS: 인장 응력(Tensile) → 전자 이동도 ↑
PMOS: 압축 응력(Compressive, 보통 SiGe Source/Drain 사용) → 정공 이동도 ↑
결과: 동일 전압에서 더 큰 구동 전류 → 속도 향상

2-5. 숏 채널 이펙트(Short Channel Effect, SCE)

채널 길이가 짧아지면서 생기는 부작용들.

현상	내용
DIBL	드레인 전압이 채널을 직접 제어해 VT가 낮아짐
펀치스루(Punch-through)	S/D 공핍층이 맞닿아 게이트 제어 상실
VT 롤오프	채널 짧아질수록 문턱전압 감소
핫 캐리어 효과	고전계로 가속된 캐리어가 산화막 손상
누설 전류(Leakage) 증가	서브스레숄드 누설·게이트 터널링 ↑

→ 이 문제들이 미세화의 벽이 되었고, HKMG → FinFET → GAA로 이어지는 구조 혁신의 동기가 됩니다.

2-6. MOSFET 문턱전압(VT)

정의: 채널이 형성되어 소자가 켜지기 시작하는 최소 게이트 전압
조절 인자
- 게이트 산화막 두께 (얇을수록 VT ↓, 제어력 ↑)
- 기판 도핑 농도 (높을수록 VT ↑)
- 게이트 전극 일함수
- 바디 효과(Body Effect): 기판 바이어스로 VT 변화

2-7. 게이트 전극 재료 변화 & HKMG

과거: 게이트 = 폴리실리콘(Poly-Si), 절연막 = SiO₂
문제: 미세화로 SiO₂가 너무 얇아지면 게이트 터널링 누설 폭증, 폴리실리콘은 공핍 현상으로 성능 저하
HKMG(High-K Metal Gate) 해결책
- High-K 절연막(HfO₂ 등): 유전율이 높아 물리적으로 두껍게 만들어도 같은 전기적 효과 → 누설 ↓
- Metal Gate: 폴리실리콘 공핍 문제 제거, 일함수 조절로 VT 튜닝 용이
적용 시점: 약 28nm 공정부터 도입

"전기적으로는 얇게(성능), 물리적으로는 두껍게(누설 방지)" — HKMG의 핵심.

2-8. CMOS 인버터 레이아웃

가장 기본적인 CMOS 논리 게이트가 인버터(NOT)
구조: 위쪽 PMOS(Pull-up) + 아래쪽 NMOS(Pull-down)
입력 0 → PMOS ON → 출력 1 / 입력 1 → NMOS ON → 출력 0
레이아웃에서 PMOS는 N-well 안에, NMOS는 P-substrate에 배치
PMOS 폭(W)을 NMOS의 2~3배로 키워 상승/하강 속도 균형을 맞춤 (정공 이동 메커니즘이 전자에 비해 2.7배 느려서)

CMOS 인버터 회로 및 구조

목차 3. 논리 회로 정의 및 종류

3-1. 논리 회로(Logic Circuit)

정의: 0과 1의 디지털 신호를 입력받아 논리 연산을 수행하는 회로
조합 논리회로: 현재 입력만으로 출력 결정 (AND, OR, 가산기, MUX 등)
순차 논리회로: 입력 + 과거 상태(기억) 로 출력 결정 (플립플롭, 카운터 등)

3-2. 논리 회로 법칙(불 대수, Boolean Algebra)

법칙	내용
교환·결합·분배 법칙	일반 대수와 유사
항등 법칙	A·1=A, A+0=A
보수 법칙	A·A'=0, A+A'=1
드모르간 법칙	(A·B)' = A'+B', (A+B)' = A'·B'
흡수 법칙	A+(A·B)=A

드모르간 법칙은 NAND/NOR만으로 모든 논리를 구현할 수 있게 해주는 핵심 원리

3-3. CMOS 논리 게이트의 종류와 특성

게이트	기능	특징
NOT(인버터)	반전	가장 기본, PMOS+NMOS 1쌍
NAND	AND 반전	CMOS의 기본 빌딩블록, 구현 효율 좋음
NOR	OR 반전	PMOS 직렬이라 NAND보다 느린 편
AND/OR	논리곱/합	NAND/NOR + 인버터로 구성
XOR/XNOR	배타적 논리	가산기·비교기에 필수

구조 원리: Pull-up 네트워크(PMOS) + Pull-down 네트워크(NMOS)가 상보적으로 동작
NAND가 NOR보다 선호되는 이유: PMOS(정공, 느림)를 병렬로 배치할 수 있어 속도/면적 유리

3-4. 순차 회로(Sequential Circuit)

정의: 클록(Clock)에 맞춰 상태를 저장하고 갱신하는 회로 → "기억"이 핵심
래치(Latch): 레벨 트리거 (클록이 HIGH인 동안 통과)
플립플롭(Flip-Flop): 에지 트리거 (클록의 상승/하강 순간에만 동작)

3-5. 플립플롭의 종류

종류	특징
SR FF	Set/Reset, 금지 입력(1,1) 존재
D FF	입력 D를 클록에 맞춰 그대로 저장 → 가장 많이 사용
JK FF	SR의 금지 입력 문제 해결, (1,1)=토글
T FF	토글, 클록마다 출력 반전 → 카운터에 사용

실무 디지털 회로의 레지스터는 대부분 D 플립플롭 기반

목차 4. PN 접합(PN Junction) & 공핍 영역(Depletion Region)

4-1. 다이오드(Diode)란?

정의: 한 방향으로만 전류를 흘리는 2단자 소자
P형과 N형을 접합하면 경계에서 캐리어가 확산/재결합하며 공핍 영역(Depletion Region) 이 형성
공핍 영역에는 내부 전위 장벽(Built-in Potential) 이 생겨 추가 확산을 막음

4-2. PN 접합 다이오드 — 역할 및 동작 특성

순방향(Forward): P에 (+), N에 (−) → 장벽 낮아짐 → 전류 흐름 (Si 기준 약 0.7V부터)
역방향(Reverse): P에 (−), N에 (+) → 공핍층 넓어짐 → 전류 거의 차단 (미세 누설만)
항복(Breakdown): 역전압이 너무 크면 급격히 전류가 흐름 (애벌런치/제너 항복)

동작	캐리어 거동	전류
순방향	장벽 ↓, 다수캐리어 주입	지수적 증가
역방향	공핍층 ↑	거의 0 (포화 누설)
항복	공핍층 내 캐리어 증식	급증

다이오드 I-V 특성 곡선

4-3. 주요 다이오드 종류

① PN 접합 다이오드

가장 기본형. 정류(AC→DC), 스위칭 등에 사용

② 쇼트키 배리어 다이오드(Schottky Barrier Diode)

금속–반도체 접합으로 형성 (PN 접합 아님)
특징: 순방향 전압 강하 낮음(~0.2~0.3V), 스위칭 속도 매우 빠름
이유: 소수 캐리어 축적이 없어 역회복 시간(Reverse Recovery) 이 거의 0
용도: 고속 스위칭, 전원 회로, RF

③ 임팩트(IMPATT) 다이오드

IMPATT = Impact Ionization Avalanche Transit Time
애벌런치 항복 + 캐리어 주행 시간 지연을 이용해 음의 저항 특성 발생
용도: 마이크로파(밀리미터파) 고주파 발진기

④ 제너 다이오드(Zener Diode)

역방향 항복을 의도적으로 이용하는 다이오드
항복 영역에서 전압이 일정하게 유지 → 정전압(전압 기준) 소자
제너 항복(낮은 전압, 터널링) vs 애벌런치 항복(높은 전압, 충돌 이온화)
용도: 전압 레퍼런스, 과전압 보호

일반 다이오드는 "역방향=차단"이지만, 제너는 "역방향 항복=정상 동작"이라는 점이 차이

목차 5. 메모리 반도체 구조

5-1. 메모리 반도체란?

정의: 데이터를 저장/읽기/쓰기하는 반도체
휘발성(Volatile): 전원 꺼지면 데이터 소멸 → DRAM, SRAM
비휘발성(Non-volatile): 전원 꺼져도 유지 → NAND/NOR 플래시

5-2. DRAM 구조

셀 구조: 1T1C (트랜지스터 1개 + 커패시터 1개)
커패시터에 충전된 전하 유무(1/0)로 데이터 저장
장점: 셀이 작아 집적도 높음(고용량) / 단점: 전하가 새어 주기적 리프레시(Refresh) 필요

5-3. 3D DRAM

평면(2D) 미세화의 한계로 셀을 수직으로 쌓는 구조 연구 활발
커패시터 면적 확보 + 집적도 향상이 목표
차세대 DRAM의 핵심 방향 (수직 채널 트랜지스터, 적층 커패시터 등)

5-4. SRAM 구조

셀 구조: 6T (트랜지스터 6개, 인버터 2개를 교차 연결한 래치)
전원만 있으면 상태 유지 → 리프레시 불필요
장점: 매우 빠름, 저전력 동작
단점: 셀 크기 커서 집적도 낮음, 비쌈
용도: CPU 캐시 메모리

5-5. NAND 플래시 구조

셀 구조: 플로팅 게이트(또는 Charge Trap)에 전하를 가둬 데이터 저장 → 비휘발성
셀을 직렬(String) 로 연결 → 집적도 ↑ (NOR는 병렬, 빠르지만 저집적)
저장 방식: SLC(1bit) → MLC(2) → TLC(3) → QLC(4) → 셀당 비트 ↑, 용량 ↑, 수명·속도 ↓

5-6. 3D NAND 플래시

셀을 수직으로 적층(현재 SK하이닉스 321단)해 면적당 용량을 폭발적으로 증가
평면 미세화 한계를 "쌓기"로 돌파한 대표 사례
CTF(Charge Trap Flash) 구조를 주로 사용

목차 6. 메모리 반도체 동작 원리

6-1. DRAM 동작 — Write / Read

Write: 워드라인(WL) 활성화 → 트랜지스터 ON → 비트라인(BL) 전압을 커패시터에 충/방전
Read: WL 활성화 → 커패시터 전하가 BL로 공유 → 미세한 전압 변화를 센스 앰프(Sense Amp) 가 증폭해 판독
파괴적 읽기(Destructive Read): 읽으면 전하가 빠져나가므로 읽은 뒤 재기록(Restore) 필요

6-2. DRAM 문제점 & 특성 개선

문제점	개선 방향
전하 누설 → 리프레시 필요	누설 적은 셀 트랜지스터, 리프레시 주기 최적화
커패시터 면적 확보 어려움	고종횡비(High Aspect Ratio) 셀, High-K 유전체 적용
셀 간 간섭	셀 격리 강화, 3D 구조화
로우해머(Row Hammer)	ECC, 리프레시 관리 알고리즘

6-3. SRAM 동작

교차 결합된 두 인버터가 안정 상태 2개(0/1) 를 유지하는 래치 구조
Write: 비트라인(BL, BL_bar)으로 원하는 값을 강제 주입
Read: 셀 상태를 BL로 읽어 센스 앰프로 판독 (비파괴적)
전원 유지되는 한 데이터 보존 → 빠르고 안정적

6-4. NAND 플래시 동작

Program(쓰기): 높은 게이트 전압으로 전자를 터널링(FN Tunneling) 시켜 저장 영역에 주입
Erase(지우기): 반대 전압으로 전자를 빼냄 → 블록 단위로만 가능
Read: 문턱전압 변화를 감지해 저장된 비트 판독
특징: 쓰기는 페이지 단위, 지우기는 블록 단위 → "덮어쓰기 불가, 지우고 다시 쓰기"

6-5. 3D NAND 공정 이슈와 해결책

이슈	해결책
고종횡비 식각(Etch) 어려움	고선택비 식각 가스, 멀티스텝 식각
적층 균일도/스트레스	박막 증착 정밀 제어, 스트레스 보상층
셀 간 전하 간섭	CTF 구조로 전하 국소화
단수 증가 한계	더블 스택(Wafer Bonding) 기술

6-6. 플래시 메모리 수명 향상 방향

웨어 레벨링(Wear Leveling): 특정 블록에 쓰기 집중되지 않게 분산
ECC(오류 정정) 강화
오버프로비저닝: 여유 용량 확보로 쓰기 부담 분산
가비지 컬렉션 최적화로 불필요한 쓰기(Write Amplification) 감소

NAND는 쓰기/지우기 반복(P/E Cycle)마다 산화막이 열화되어 수명이 정해져 있음. 따라서 컨트롤러의 펌웨어 알고리즘이 수명을 좌우함.

6-7. 차세대 메모리(Emerging Memory)

DRAM의 휘발성과 NAND의 느린 속도를 동시에 극복하려는 "비휘발성 + 고속" 메모리

종류	저장 원리	특징
MRAM(자기저항)	자성층의 자화 방향	빠름, 무한에 가까운 내구성
RRAM(저항변화)	산화막 저항 상태 변화	단순 구조, 저전력
PRAM(상변화)	물질의 결정/비정질 상태	비휘발성, NAND 대체 후보
FRAM(강유전체)	강유전체 분극 방향	저전력, 빠른 쓰기

공통 목표: 전원 없이도 데이터 유지 + DRAM급 속도. 아직은 용량·단가에서 DRAM/NAND를 완전히 대체하진 못하지만 특정 용도에서 쓰임.

목차 7. 시스템 반도체 구조

7-1. 시스템 반도체란?

데이터 연산·제어·변환 등 기능을 수행하는 비메모리 반도체.

종류	역할
모바일 AP	스마트폰의 두뇌 (CPU+GPU+NPU+모뎀 통합 SoC)
AI 반도체	딥러닝 연산 가속 (NPU, GPU, TPU 등)
자동차용 반도체	차량 제어·ADAS·인포테인먼트 (높은 신뢰성 요구)
PMIC	전력 관리 IC, 전압 분배·효율 관리
이미지 센서(CIS)	빛을 전기 신호로 변환 (카메라)

7-2. FinFET

등장 이유

미세화로 채널 길이가 짧아지자 숏 채널 효과·누설 전류가 심각해짐
평면(Planar) 구조는 게이트가 채널을 한 면에서만 제어 → 제어력 한계
28nm부터 HKMG로 버텼지만, 14nm부터 FinFET 공정 도입으로 돌파

구조의 장점

채널을 지느러미(Fin) 처럼 세워 게이트가 3면에서 감쌈
→ 채널 제어력 ↑, 누설 전류 ↓, 동일 면적 대비 성능 ↑
더 낮은 전압에서 동작 가능 → 저전력

구조의 한계

Fin 높이·폭 조절로만 성능 튜닝 → 자유도 제한
미세화가 더 진행되면 3면 제어로도 부족
멀티 Fin 배치로 인한 면적·기생 저항 문제

7-3. FinFlex 기술

하나의 표준 셀 안에서 Fin 개수 조합을 유연하게 구성하는 기술
셀마다 성능(고성능)·전력(저전력)·면적을 최적 조합으로 설계 가능 → PPA 최적화

7-4. GAAFET & MBCFET

구조와 장점

GAAFET(Gate-All-Around FET): 게이트가 채널을 4면 전체(360°) 로 감쌈 → FinFET보다 제어력 ↑
MBCFET(Multi-Bridge Channel FET): 삼성의 GAA 구현, 채널을 나노시트(Nanosheet) 형태로 적층
장점
- 누설 전류 최소화, 더 낮은 전압 동작
- 나노시트 폭 조절로 성능·전력 미세 튜닝 가능 (FinFET보다 자유도 ↑)
- 3nm 이하 공정의 핵심 구조

공정 문제

나노시트를 공중에 띄워 게이트로 감싸는 공정이 매우 까다로움
희생층(SiGe) 선택적 식각 정밀도 요구
채널 간 균일도·기생 성분 제어 난이도 높음

Planar → FinFET → GAAFET(MBCFET) 구조 진화 비교

목차 8. 시스템 반도체 동작 원리 & 소자·아날로그·전력 반도체

8-1. 스케일 이슈와 진보된 공정

무어의 법칙: 약 2년마다 트랜지스터 집적도 2배 → 미세화의 동력
한계에 부딪히며 등장한 돌파구
- EUV 노광: 짧은 파장(13.5nm)으로 더 미세한 패턴 구현
- 구조 혁신: HKMG → FinFET → GAA(MBCFET)
- 3D 적층·칩렛(Chiplet)·이종 집적(Heterogeneous Integration): 평면 미세화 한계를 다른 축으로 돌파

8-2. 수동 소자 vs 능동 소자

구분	정의	예시
능동 소자	신호 증폭·정류 등 능동적 동작, 전원 필요	트랜지스터, 다이오드
수동 소자	에너지 저장·소비만, 증폭 없음	저항, 커패시터, 인덕터

8-3. BJT(Bipolar Junction Transistor) 구조와 동작

구조: 3개 영역 E(Emitter)–B(Base)–C(Collector), 두 개의 PN 접합 (NPN / PNP)
동작(NPN 기준)
- E–B 접합: 순방향 / B–C 접합: 역방향
- 이미터에서 주입된 전자가 얇은 베이스를 지나 컬렉터로 대부분 이동
- 작은 베이스 전류(I_B)로 큰 컬렉터 전류(I_C)를 제어 → 전류 증폭
MOSFET과 차이: BJT는 전류 구동(양극성, 전자+정공), MOSFET은 전압 구동(단극성)
장점: 높은 이득·구동 전류, 아날로그·고주파에 강함 / 단점: 베이스 전류로 소비전력 ↑
NPN BJT 구조와 캐리어 흐름 (E-B 순방향, B-C 역방향)

8-4. 저전력 설계 & PPA

PPA(Performance·Power·Area): 시스템 반도체 설계의 3대 목표, 서로 트레이드오프 관계
저전력 기법
- 클록 게이팅: 안 쓰는 블록의 클록 차단
- 파워 게이팅: 안 쓰는 블록의 전원 차단
- DVFS: 부하에 따라 전압·주파수 동적 조절
- 멀티 VT: 속도 필요한 곳은 Low-VT, 누설 줄일 곳은 High-VT 셀 혼용

8-5. 컴포넌트 & FinFET 레이아웃

컴포넌트 레이아웃: 트랜지스터·저항·커패시터를 규칙(DRC)에 맞게 배치, 매칭·기생 성분 고려
FinFET 레이아웃: Fin 방향·개수·간격을 표준 셀 규칙에 맞춰 배치, 멀티 Fin으로 구동력 조절

8-6. 아날로그 구조와 설계

연산 증폭기(OP-Amp)

정의: 두 입력의 차이를 매우 큰 이득으로 증폭하는 아날로그 핵심 블록
특징: 높은 입력 임피던스, 낮은 출력 임피던스, 큰 개방 이득
피드백 구성으로 증폭기·필터·비교기 등 다양하게 활용

커런트 미러(Current Mirror)

정의: 한쪽 트랜지스터의 기준 전류를 다른 트랜지스터에 그대로 복사하는 회로
트랜지스터 매칭이 핵심 → 일정한 바이어스 전류 공급에 사용

밴드갭 레퍼런스(Bandgap Reference)

정의: 온도·전원 전압 변화에 무관한 일정한 기준 전압(~1.2V)을 생성
원리: 온도에 비례(PTAT) + 온도에 반비례(CTAT) 성분을 합쳐 온도 의존성 상쇄
용도: ADC·DAC·PMIC 등 정밀 회로의 기준 전압

8-7. 전력 변환 & 전력 반도체(Power Semiconductor)

개론

정의: 전력을 변환·제어·분배하는 데 특화된 반도체 (고전압·대전류 처리)
용도: 전기차, 신재생에너지, 전원장치, 산업용 모터 등
핵심 지표: 낮은 도통 손실, 빠른 스위칭, 높은 내압·내열

전력 반도체 소재 (Si vs GaN vs SiC)

소재	밴드갭	특징	용도
Si(실리콘)	1.12 eV	저렴·성숙, 고전압엔 한계	범용
SiC(탄화규소)	~3.3 eV	고전압·고온 강함	전기차 인버터, 전력망
GaN(질화갈륨)	~3.4 eV	초고속 스위칭, 고주파	고속 충전기, RF

와이드 밴드갭(WBG) 반도체

정의: 밴드갭이 큰 SiC·GaN 등
장점: 높은 내압, 고온 동작, 빠른 스위칭, 낮은 손실 → 전력 효율 ↑·시스템 소형화
Si의 물리적 한계를 넘는 차세대 전력 소재

전력 반도체 웨이퍼 공정

SiC는 결정 성장이 어렵고 단단해 잉곳 성장·절단·연마가 까다로움
GaN은 주로 Si 기판 위 에피택시(GaN-on-Si) 로 비용 절감
일반 로직 공정 대비 고전압 견디는 구조·두꺼운 에피층이 핵심

전력 반도체 소자 & 파워 MOSFET

파워 MOSFET: 전력용으로 설계된 MOSFET
- 수직 구조(Vertical, DMOS/Trench): 전류가 수직으로 흘러 대전류·고내압 가능
- 낮은 온저항(R_DS(on))과 빠른 스위칭이 핵심
IGBT: MOSFET의 빠른 스위칭 + BJT의 대전류 처리 결합 → 고전압 대전력에 사용
다이오드(쇼트키/FRD): 전력 회로의 정류·환류에 사용

다음 주 주제는 반도체 공정 이론 입니다.

읽어주셔서 감사합니다 ‍♀️

[반도체 취업준비] 2주차. 반도체 공학 기초

whymjay — Wed, 20 May 2026 01:08:59 +0900

안녕하세요!
오늘은 2주차 5월11일부터 15일 4일 간 진행된
반도체 공학 기초입니다.

목차
1. 반도체 기초

2. 반도체 물성

3. 반도체 공정 기초

4. 팹 8대 공정

5. 팹 공정 기타

1. 반도체 기초

반도체란?

단원소 반도체: Si(실리콘), Ge(게르마늄)
화합물 반도체: GaAs, GaN, SiC, InP 등
도체와 부도체의 중간 성질 — 조건에 따라 전기를 통과/차단

기능은 크게 신호 증폭 / 스위칭 / 정류 / 데이터 저장 / 광-전 변환으로 나뉘고, 제품 분류는 메모리 · 시스템 반도체(비메모리) · 개별소자 · 광반도체 네 가지.

반도체 산업 — 기업 유형

IDM (종합반도체): 설계+생산 (삼성전자, SK하이닉스, 인텔)
팹리스: 설계만 (퀄컴, 엔비디아, AMD)
파운드리: 위탁생산 (TSMC, 삼성파운드리)
OSAT: 후공정 (ASE, Amkor)
IP / 디자인하우스: 설계 자산·가교 (ARM, 가온칩스)

메모리 vs 시스템 반도체

구분	메모리 반도체	시스템 반도체
역할	저장	처리·제어
시장 규모	~30%	~70%
한국 점유율	세계 1위	약 3%대
수익 구조	사이클 큼	안정적

→ 한국은 메모리 강국이지만 시스템 반도체는 취약

기술 트렌드 — 고집적화 · 고성능화 · 저소비전력

미세화의 부작용과 대책이 핵심:

부작용: 누설전류 증가, 동작전류 저하, 단채널 효과
대책: EUV, 멀티 패터닝, HKMG, FinFET, GAA, High-K 절연막, SiGe

반도체 직무

제조 단계: 공정개발 → 제품설계 → 팹공정 → 패키징 → 테스트 → 품질관리

직무	핵심 역할	필요 능력
PA/PI	전체 공정 통합	시스템적 사고
회로 설계	트랜지스터·셀 설계	HDL, EDA 툴
공정 기술	단위 공정 최적화	화학·물리, 데이터 분석
설비 기술	장비 유지보수	기계·전기·플라즈마
패키징	본딩·조립	재료, 열·기계
PDE	제품화 설계	디지털·아날로그
테스트	양품/불량 선별	측정, 통계
품질관리	수율·신뢰성	SPC, FMEA

2. 반도체 물성

원자구조와 에너지 밴드

원자 → 궤도(K, L, M, N) → 결정이 되면 에너지 준위가 띠 형태로 펼쳐져 에너지 밴드가 형성됨.

가전자대(Valence Band): 전자가 묶여 있는 띠
전도대(Conduction Band): 전자가 자유롭게 이동 가능
금지대(Band Gap): 두 띠 사이의 빈 영역
자유전자(전도대로 올라간 전자, 전류 운반), 정공(전자가 빠진 자리, (+)처럼 행동)

밴드갭에 따른 에너지 밴드 구조. (a) 절연체, (b) 반도체, (c) 도체

구분	밴드갭	특징
도체	거의 0	전자 자유 이동
반도체	Si: 1.12 eV	조건에 따라 전도성 변화
부도체	> 3 eV	전자 이동 거의 불가

온도와 비저항: 도체는 온도↑→저항↑, 반도체는 온도↑→저항↓ (열에너지로 캐리어 생성)
반도체 물질 분류

진성: 순수 Si, Ge
불순물: N형(P, As, Sb 도핑), P형(B, Ga, In 도핑)
화합물: GaAs, GaN, SiC, InP — N/P 타입에 따라 도핑 원소도 달라짐 (예: GaAs의 N형은 Si·Te, P형은 Zn·Be)

도핑과 PN 접합

순수 반도체에 불순물을 의도적으로 첨가해 전기 전도성을 조절.

타입	도핑 원소	다수/소수 캐리어	페르미 준위
N형	P, As, Sb (5가)	전자 / 정공	전도대 쪽 ↑
P형	B, Ga, In (3가)	정공 / 전자	가전자대 쪽 ↓

페르미 레벨(EF): 전자가 존재할 확률이 50%인 에너지 준위 = 반도체의 전기적 성격을 결정짓는 기준선. 도핑이 많아질수록 더 극단으로 치우침.

PN 접합

P형과 N형을 붙이면 접합면에 공핍층(Depletion Region) 형성
Si 기준 내장 전위(Built-in Potential) ≈ 0.7 V
전류 성분: 드리프트(전기장) + 확산(농도 차이) — 평형 상태에서 상쇄

바이어스

순방향(P→+, N→-): 공핍층↓ → 전류 흐름
역방향(P→-, N→+): 공핍층↑ → 전류 차단

PN 다이오드 I-V곡선

항복 현상(Breakdown)

종류	메커니즘	발생 조건
Avalanche Breakdown	가속된 전자가 충돌·이온화 연쇄	도핑 낮음, 고전압
Zener Breakdown	강한 전기장으로 가전자대→전도대 터널링	도핑 높음, 좁은 공핍층

→ 제너 다이오드는 Zener Breakdown을 의도적으로 이용해 전압 안정화에 활용

MOS Capacitor — MOSFET의 베이스

Metal – Oxide(SiO₂) – Semiconductor 의 3층 구조.

모드	게이트 전압(P형 기판 기준)	표면 상태
축적(Accumulation)	VG < 0	정공이 표면에 모임
공핍(Depletion)	0 < VG < VT	공핍층 형성
반전(Inversion)	VG = VT	전자가 모이기 시작
강반전(Strong Inversion)	VG > VT	전자 채널 완성 → MOSFET ON

MOS Capacitor 4가지 동작 모드

반도체 소자 분류

수동 소자: 저항 R(Ω), 커패시터 C(F), 인덕터 L(H) — 신호 증폭 불가, 에너지 소비/저장만
능동 소자: 다이오드, BJT, MOSFET — 신호 증폭/스위칭
응용 소자: CIS, DRAM, NAND 등

다이오드 종류: PN(정류) / 쇼트키(고속) / 제너(전압안정화) / LED / 광다이오드
BJT (Bipolar Junction Transistor): 전자와 정공 모두 사용< — 빠르지만 전력 소모 큼, 집적도 낮음

동작 영역: 차단(OFF) / 활성(증폭기) / 포화(스위치 ON)

⭐ MOSFET ⭐

NMOS: P형 기판 + N+ 소스/드레인, 전자 채널
PMOS: N형 기판 + P+ 소스/드레인, 정공 채널
공핍형(평소 채널 있음) vs 증가형(평소 채널 없음)

NMOS가 PMOS보다 약 3배 빠른 이유

전자 이동도(μn ≈ 1,350) > 정공 이동도(μp ≈ 480) cm²/V·s
전자는 전도대에서 자유 이동, 정공은 결합 끊고 재형성 → 느림
(자세한 메커니즘은 1주차 블로그 참고!)

⭐ 문턱전압(VT) ⭐

MOSFET이 ON 되는 최소 게이트 전압<. 결정 요소 2가지:

산화막(Oxide) 두께 ↓ → VT ↓
기판 불순물 농도 ↑ → VT ↑ (반전 모드를 위해 더 큰 전압 필요)

산화막 얇게 → 누설전류 → HKMG

산화막을 얇게 해서 낮은 전압으로 동작시키는 게 현재 기술의 핵심
너무 얇으면 → 터널링 누설전류 발생
대책: High-K 재료 (Si의 SiO₂ 유전율 3.9보다 큰 HfO₂, ZrO₂ 등)
→ 같은 정전용량을 얻으면서 물리적 두께는 두껍게 유지 가능
HKMG (High-K Metal Gate): High-K 절연막 + 금속 게이트 (인텔 45nm부터 도입)

MOSFET 동작 영역 (NMOS 기준)

영역	조건	특징
차단	VGS < VT	ID= 0, 채널 없음
비포화	VGS > VT, VDS < VGS − VT	ID가 VDS에 비례
핀치오프	VDS = VGS − VT	채널이 드레인 쪽에서 끊김
포화	VDS > VGS − VT	ID 거의 일정

MOSFET ID-VDS 출력 특성 곡선

미세화 부작용 & 대책

2nd Order Effect: 단채널 효과, DIBL, GIDL, 속도 포화 등 — 이상적인 1차 방정식으로 설명 안 되는 현상
핫 캐리어 인젝션 (HCI): 가속된 전자가 산화막에 갇혀 VT 변동

대책: LDD (Lightly Doped Drain) — 드레인 쪽 저농도 N− 영역으로 전기장 완화

LDD 구조 단면도

나노스케일 추가 대책

Strained Silicon: 격자를 인장(NMOS)·압축(PMOS는 SiGe)해서 캐리어 이동도 향상
FinFET → GAA(Gate-All-Around) 구조로 게이트 제어력 강화

3. 반도체 공정 기초

웨이퍼

왜 실리콘인가?

적절한 밴드갭 (1.12 eV) — 상온 동작 최적
경제성 — 지구상 산소 다음으로 풍부
산화막(SiO₂) 형성 용이 — 천연 절연막, 고품질 게이트 산화막 가능

결정 구조 & 결정면

다이아몬드 큐빅 구조, 결정 방향에 따라 (100), (110), (111) 면 존재
MOSFET → (100) 웨이퍼 (계면 결함 적음, 채널 형성 유리)
Bipolar → (111) 웨이퍼

실리콘 결정면 (100), (110), (111) 비교]

웨이퍼 재질

종류	사용 예
단결정 (Single Crystal)	반도체 소자 (CPU, 메모리)
다결정 (Poly)	Poly-Si 게이트, 태양전지
비정질 (Amorphous)	TFT, 디스플레이

폴리실리콘 제조

실리카(SiO₂) + 코크스(C) → 고온 환원(~2,000°C) → TCS 정제 → CVD 증착 → 11N급 고순도 폴리실리콘

유리 vs 석영: 둘 다 SiO₂지만 유리는 비정질, 석영은 결정질. 반도체 공정에선 석영 튜브·보트 사용.

웨이퍼 제조 Flow

다결정 → 초크랄스키법(CZ) 단결정 잉곳 → 절단(Slicing) → 랩핑 → 식각 → 폴리싱 → 세정 → 검사

주의사항: 산소·금속 불순물 최소화, 결함 최소화, 표면 평탄도 Ra<1nm, 입자 오염 방지 (전 공정 클린룸)

초크랄스키법 (잉곳 성장)

CMOS Process

NMOS vs PMOS

항목	NMOS	PMOS
기판	P형	N형
S/D	N+	P+
캐리어	전자	정공
속도	빠름 (~3배)	느림
VT 부호	+	−

CMOS = Complementary MOS

NMOS + PMOS를 쌍으로 조합
정적 상태에서 한쪽만 ON → 거의 전류 없음 → 저전력의 핵심
장점: 저전력, 높은 노이즈 마진, 대규모 집적 가능
단점: 스위칭 시 일시적 전류, PMOS 사이즈 키워야 함

구조: P형 기판 위에 N-Well을 만들어 그 안에 PMOS 형성, NMOS는 기판 위 직접 형성

CMOS 인버터 단면 구조도

CMOS 공정 모듈 (간략 Flow)

STI → Well 형성 → Gate 산화막/Poly Gate → LDD 주입 → Spacer → S/D 주입 → Salicide → Contact/Via/Metal 배선 → Passivation

Spacer(측벽 절연막)란?

게이트 측면에 형성되는 좁은 절연막(보통 SiO₂ 또는 SiN). 만드는 법:
박막 증착(blanket) → 이방성 식각(etchback) → 평평한 면은 깎이고 수직 측벽에만 남음.

용도: ① LDD와 본격 S/D 도핑 영역을 정밀하게 구분,
② Salicide 형성 시 게이트–S/D 절연,
③ SADP에서 마스크 역할 (아래 포토 공정 참고)

진공(Vacuum)

반도체 공정은 대부분 진공 상태에서 진행
압력 단위: 1 atm = 760 Torr = 101,325 Pa

영역	압력 범위
저진공	10³ ~ 10⁰ Torr
중진공	10⁰ ~ 10⁻³ Torr
고진공	10⁻³ ~ 10⁻⁸ Torr
초고진공 (UHV)	< 10⁻⁸ Torr

진공의 목적: 오염 제거 / 반응 제어 / 플라즈마 생성 / 균일한 박막 증착
핵심 개념

이상기체 방정식: PV = nRT
평균 자유 이동 거리(λ): 압력이 낮을수록 λ↑ (1 atm: ~60nm, 10⁻⁶ Torr: ~50m)
단분자층 형성시간: 고진공일수록 길어짐 → 오염 시간 확보

진공 펌프 & 게이지

영역펌프게이지

저진공	로터리(RP), 드라이, 다이어프램	Pirani, 콘백트론
고진공	터보 분자(TMP), 크라이오, 이온	Ion Gauge, Penning

팹에서는 드라이 펌프(러핑) + 터보 펌프 조합이 일반적. 펌프는 보통 서브팹(Sub-Fab)에 위치.

플라즈마(Plasma)

기체에 에너지를 가해 이온화된 상태 — 물질의 제4상태
구성: 전자, 양이온, 라디칼, 중성 분자, 광자

플라즈마

글로우 디스차지 & 파셴 곡선

저압 가스에 전압을 가하면 발광 방전 (형광등·네온사인 원리)

파셴 곡선 (Paschen Curve)

X축: 압력 × 전극거리(P×d), Y축: 방전 시작 전압
곡선이 최소값을 가짐 — 너무 낮거나 높은 P×d에서는 방전 어려움
가벼운 원소일수록 이온화 에너지가 커서 플라즈마 만들기 어려움

DC vs RF 플라즈마

구분	DC 글로우	RF 글로우
전원	직류(DC)	교류(RF) (13.56 MHz)
절연체 사용	불가	가능
응용	일부 스퍼터링	식각, CVD, PVD 대부분

RF가 주류인 이유: 절연체 식각·증착 가능, 13.56 MHz는 ITU 산업용 허가 주파수

CCP vs ICP (HDP)

항목	CCP	ICP (HDP)
원리	평행 평판 전극	코일 자기장 유도
플라즈마 밀도	낮음 (10⁹~10¹⁰)	높음 (10¹¹~10¹²)
이온 에너지 제어	어려움	독립 제어 가능
응용	일반 식각, PECVD	정밀 식각, HDP-CVD

Self Bias (자기 바이어스) — RF 플라즈마의 핵심 개념
RF 플라즈마에서 이온의 충돌 에너지를 이용하기 위해 두 전극 간에 인위적으로 전위차를 만들어주는 현상

발생 원리:

전자는 양이온보다 훨씬 가벼워서 RF 진동을 빠르게 따라감
작은 전극(보통 웨이퍼 쪽)에 전자가 먼저 도달해 음전하가 쌓임
그 결과 자연스럽게 음의 DC 전위(Self-bias) 가 형성됨

활용:

양이온이 이 전위차로 가속되어 웨이퍼 표면을 수직으로 때림
→ 이방성 식각, 스퍼터링<의 동작 원리
별도 RF 바이어스를 인가해서 이온 에너지를 독립적으로 조절하기도 함 (ICP의 dual-frequency 구조)

CCP와 ICP 플라즈마 장비 구조

플라즈마 사용 공정: 식각(RIE, ICP) · 증착(PECVD, PVD) · 세정 · 표면 처리

클린룸 & 유틸리티

클린룸: 입자·온습도·정전기를 엄격 제어

청정도(Class): 1m³ 중 0.5μm 이상 입자 수 (낮을수록 청정)
최첨단 팹: Class 1 ~ Class 10
온도 22 ± 1°C, 습도 45 ± 5%
HEPA/ULPA 필터 + 천장→바닥 수직 단방향 흐름(Laminar Flow)
출입 시 방진복·에어샤워 필수

유틸리티: 초순수(DI Water, 18 MΩ·cm 이상) / 공정 가스 (MFC로 sccm 단위 제어) / 케미컬 / 배기 처리
배기 처리 방식: Burn(소각) / Wet(습식) / Dry(건식) / Plasma — 가스 특성에 따라 선택

4. 팹 8대 공정

웨이퍼 제조 → 산화 → 포토 → 식각 → 박막 증착 → 이온 주입 → 금속 배선 → 패키징/테스트

4-1. 포토 공정 (Photolithography) ⭐

빛으로 마스크의 회로 패턴을 웨이퍼에 전사하는 공정. 반도체에서 가장 중요하고 가장 비싼 공정.

공정 순서

HMDS → PR 도포(회전 도포) → Soft Bake → 정렬·노광 → PEB → 현상 → Hard Bake → 검사

포토 공정 8단계 플로우

장비: TRACK(도포·베이크·현상 자동화), STEPPER/SCANNER(노광)
PEB: 화학 증폭형 PR 반응 촉진, 정재파(Standing Wave) 제거
노광 장비 변화: Contact → Proximity → Projection → Stepper → Scanner → EUV Scanner

스테퍼(Stepper) vs 스캐너(Scanner) — 마스크 비율과 노광 방식

1:1 노광 (옛 방식: Contact, Proximity)

마스크 크기 = 노광 영역
마스크와 웨이퍼를 거의 붙이고 한 번에 노광
단점: 마스크 손상, 회절로 해상도 한계

4:1 축소 투영 — Stepper ⭐

마스크가 실제 패턴의 4배 크기로 만들어짐
축소 렌즈로 1/4 크기로 웨이퍼에 투영 (=4:1 reduction)
마스크 제작이 4배 쉬워지고 결함 영향이 1/16로 줄어듦
한 번에 웨이퍼 전체가 아니라 한 필드(die 한 개 또는 여러 개) 만 노광
노광 → Step(다음 위치로 이동) → 노광 → … 반복 → 그래서 이름이 'Stepper'

Scanner (현재 주류, EUV도 이 방식)

4:1 축소 비율은 동일
마스크와 웨이퍼를 좁은 슬릿(slit)으로 동기화 스캔하며 노광
장점: 더 큰 필드, 균일도 우수, 렌즈 일부만 사용해 광학 부담↓

정리: 1:1은 옛날 방식, 현대는 4:1 축소 + Stepper(스텝) 또는 Scanner(스캔). EUV는 모두 Scanner.

UV 광원 파장 변화

광원	파장	적용 노드
g-line	436 nm	~0.5 μm
i-line	365 nm	0.35 μm
KrF	248 nm	250 ~ 130 nm
ArF	193 nm	90 ~ 65 nm
ArF Immersion	193 nm (액침)	45 ~ 7 nm
EUV	13.5 nm	7 nm 이하

감광액(PR)

주요 특성: 분해능 · 명암대비 · 감도 ⭐ (가장 중요한 3대 특성), 점도, 점착력, 식각 저항성
조성: 수지(Resin) + 감광제(PAC/PAG) + 용매 + 첨가제
종류: 포지티브(노광부 녹음, 현대 주류) vs 네거티브(노광부 굳음)

해상도와 초점심도 - 핵심 공식

R = k₁ × (λ / NA)
DoF = k₂ × (λ / NA²)

λ: 광원 파장, NA: 개구수, k₁·k₂: 공정 상수
λ↓ → R↑ (좋음)
NA↑ → R↑, 단 DoF↓
해상도(R)는 작을수록 좋고, DoF는 클수록 좋음 — 서로 상충 관계

해상도 향상 3가지 방향

λ 줄이기 → EUV 13.5nm
NA 키우기 → ArF Immersion(물 사용, n=1.44), High-NA EUV(NA 0.55)
k₁ 줄이기 → OPC, 멀티 패터닝(SADP, SAQP)

미세 패턴 기술
① ArF Immersion (액침 노광)
빛이 매질을 통과할 때 매질의 굴절률(n)에 따라 유효 파장이 달라진다는 점을 이용한 기술.

NA = n × sin(θ) — 렌즈와 웨이퍼 사이를 공기(n=1)에서 물(n=1.44)로 바꾸면 NA가 그만큼 커짐
공기에서는 NA 약 0.93이 한계지만, 물을 채우면 NA 1.35까지 달성 가능
실효 파장: 193 nm / 1.44 ≈ 134 nm 효과
멀티 패터닝과 결합해 45nm부터 7nm까지 광범위하게 활용
단점: 물에 의한 결함(거품·입자) 제어가 까다롭고 광학계가 복잡

② OPC (Optical Proximity Correction, 광학 근접 보정)
패턴이 작아질수록 회절·간섭으로 실제 웨이퍼 패턴이 마스크 모양과 달라지는 현상을 미리 보정.

발생하는 왜곡 종류
- 모서리 라운딩: 사각형 모서리가 둥글어짐
- Line-end shortening: 선 끝이 짧아짐
- 선폭 변화 (MEEF): 주변 패턴 밀도에 따라 선폭이 달라짐
보정 방법: 마스크에 보조 패턴을 추가
- Hammer head (T자형): 선 끝 단축 보정
- Serif (모서리 돌출): 모서리 라운딩 보정
- SRAF (Sub-Resolution Assist Feature): 고립 패턴 옆에 미세한 보조 패턴 추가 — 노광은 안 되지만 회절 패턴을 보정
컴퓨터 시뮬레이션으로 마스크 디자인을 사전 보정해서 제작

③ SADP (Self-Aligned Double Patterning)
한 번 노광으로 만들 수 없는 미세 피치 패턴을 두 단계로 나눠 만드는 기법. EUV 도입 전 7~10nm 노드의 핵심 기술이었음.

핵심 아이디어: 추가 포토 공정의 PR 마스크 대신, Spacer를 만들어 이를 식각 마스크로 활용한다!
즉 두 번째 노광이 필요 없음 — 첫 노광으로 만든 패턴의 측벽에 자연스럽게 생기는 spacer가 새로운 마스크가 됨.
그래서 이름이 'Self-Aligned'.

핵심 과정 4단계:

Mandrel(코어) 패턴 노광·식각 — 일반 노광으로 만들 수 있는 피치로 1차 패턴 형성
Spacer 증착 — Mandrel 측벽에 얇은 박막을 균일하게 증착 후 이방성 etchback → 측벽에만 spacer 남음
Mandrel 제거 — 측벽 spacer만 남고 코어는 사라짐
Spacer를 마스크로 식각 → 최종 피치가 원래의 절반

Self-align 방식이라 오버레이 오차가 없음 (가장 큰 장점)
한 번 더 반복하면 SAQP: 피치 1/4까지 가능
단점: 공정 스텝 수 2~4배 증가 → 비용·시간 부담
→ 그래서 EUV로 한 번에 그리는 게 궁극적 해결책

EUV vs ArF Immersion

항목ArF ImmersionEUV

파장	193 nm	13.5 nm
환경	대기 + 물	진공
광학계	굴절 렌즈	반사 미러
마스크	투과형	반사형
펠리클	사용 가능	사용 어려움 (광 흡수)
비용	상대적 저렴	매우 고가 (1대 2,000억 원 이상)

ASML이 EUV 장비 사실상 독점 공급

4-2. 식각 공정 (Etching)

종류

습식 식각(Wet): 액체 화학물질 — 등방성, 저비용
건식 식각(Dry): 플라즈마·반응성 가스 — 이방성, 정밀 (주류)
Lift-Off: 옛 방식, 현재 거의 사용 안 함
다마신(Damascene): 절연막에 트렌치 파고 금속을 채운 뒤 CMP로 깎음 — 구리(Cu) 배선에 사용

주요 파라미터

식각 속도(Etch Rate), 균일도, 선택비(Selectivity), 이방성
식각 바이어스(Etch Bias): 마스크 패턴 폭과 실제 식각 폭의 차이
에치 스큐: 좌우 비대칭 식각
언더컷(Undercut): 마스크 아래로 옆 깎임 (습식·등방성에서 흔함)

Under / Over Etch

Under Etch: 덜 깎임 → 잔류물 발생
Over Etch: 더 깎임 → 하부막 손상
실제로는 약 10~30% 오버 에치를 줘서 잔류물 제거

이방성(Anisotropic) vs 등방성(Isotropic)

식각 프로파일 비교 — 이방성/등방성

구분	이방성	등방성
식각 방향	수직	모든 방향
주로	건식(RIE)	습식
패턴 정확도	우수	떨어짐 (언더컷)
미세 패턴	적합	부적합

로딩 효과 (Loading Effect)

패턴 밀도·크기에 따라 식각 속도가 달라지는 현상

Micro Loading: 패턴 크기(Size) 차이에 의한 식각 속도 차
- 좁은 트렌치 → 반응 가스 공급 부족 → 속도↓
- 종횡비가 클수록 심해짐 → ARDE (Aspect Ratio Dependent Etching)
Macro Loading: 패턴 밀도(Density) 차이에 의한 식각 속도 차
- 패턴 밀집 영역 → 가스 소모↑ → 속도↓

→ 대책: 챔버 압력 · 가스 비율 · 시간 보정으로 튜닝

습식식각 (Wet Etching)

액체 화학물질이 표면과 화학 반응해 막을 녹임. 등방성이라 미세 패턴엔 부적합하지만 저비용·고속·고선택비가 강점.

주요 식각액

막질	식각액	특징
SiO₂	HF (불산)	산화막 식각의 대표
Si (이방성)	KOH, TMAH	(111)면 거의 안 깎임 → V-groove
Si₃N₄	H₃PO₄ (열인산)	고온(160°C) 사용
Al	Phosphoric + Nitric + Acetic	Wet Al etchant
Cu	HNO₃, FeCl₃	옛 방식 (현재는 거의 다마신)

→ 주 용도: 대면적 박막 제거(strip), 세정 직전 자연산화막 제거, 백사이드 식각

건식식각 (Dry Etching)

플라즈마와 반응 가스로 막을 깎는 방식. 이방성·정밀·고선택비로 현대 미세 공정 주류.
플라즈마 식각에 요구되는 특성

이방성: 수직 방향 식각 (선폭 정확도)
선택비: 다른 막 대비 목적 막을 잘 깎음
균일도: 웨이퍼 내·웨이퍼 간 일관성
식각 속도: 생산성

건식식각의 종류

종류	메커니즘	특징
물리적 (Sputter Etch)	이온이 표면을 때려 물리적으로 떼냄	완벽한 이방성, 낮은 선택비
화학적 (Plasma Etch)	라디칼이 표면과 반응해 휘발성 화합물 생성	등방성, 높은 선택비
복합 (RIE)	물리+화학 동시	이방성과 선택비 동시 확보

공정 변수: 챔버 압력, 가스 종류·유량, RF 파워(Source·Bias 분리), 온도, 자기장

건식 식각 장비 비교

장비	플라즈마 밀도	특징	응용
RIE (CCP)	낮음	단순·저렴	일반 산화막·질화막
ICP	높음	소스/Bias 분리 제어	게이트, 메탈, HAR
ECR	매우 높음	마이크로파 + 자기장	정밀 식각
MERIE	중간	RIE + 자기장으로 밀도↑	중간 영역

식각 가스 종류 (목적 막에 따라)

식각 대상	가스	부산물
SiO₂, Si₃N₄	CF₄, CHF₃, C₄F₈ (불소계)	SiF₄ ↑
Si, Poly-Si	SF₆, Cl₂, HBr	SiCl₄, SiBr₄
Al	Cl₂, BCl₃	AlCl₃
W (텅스텐)	SF₆, NF₃	WF₆
첨가	O₂ (포토레지스트 제거), Ar (이온 충격)	—

→ 핵심 원리: 휘발성 부산물을 만들어 펌프로 빼내는 것

건식식각 주요 사용 부위

게이트 패터닝 (Poly-Si)
STI 트렌치 식각
Contact / Via 홀
메탈 배선 식각
DRAM 커패시터, NAND 채널홀(HAR 식각)

식각 공정 방식 비교

항목	습식	건식
식각제	액체 화학물질	플라즈마·가스
방향성	등방성	이방성
선택비	높음	중간~높음
미세 패턴	부적합	적합
비용	저렴	비쌈
처리량	빠름	보통
용도	대면적, 세정, 자연산화막	모든 패터닝 공정 주류

4-3. 박막 공정 (Thin Film Deposition)

박막의 중요성과 종류

박막(Thin Film)은 회로의 절연·도전·보호층을 형성하는 모든 막. 현대 칩에는 수십 층이 쌓임.

종류	예시	용도
절연막	SiO₂, Si₃N₄, High-K (HfO₂)	게이트, IMD, Passivation
금속막	Al, Cu, W, Ti, TiN, Co	배선, 컨택, 배리어
반도체막	Poly-Si, a-Si, SiGe	게이트, 채널, Strained

박막의 품질 지표

두께 균일성(Uniformity): 웨이퍼 내·간 일관성
단차 피복성(Step Coverage): 단차 위·옆·아래에 얼마나 균일하게 덮는가
갭 필링(Gap Filling): 좁고 깊은 홈을 빈 공간 없이 채우는가
막 밀도, 응력, 결정성

박막 공정 종류

물리적 증착 (PVD, Physical Vapor Deposition)

원리: 물리적으로 원자를 떼어내 웨이퍼에 증착
종류
- 스퍼터링(Sputtering): Ar+ 이온이 타겟을 때려 원자 튀어나옴 → 웨이퍼 증착
- 증발법(Evaporation): 재료 가열해 증발시켜 증착
장점: 빠름, 다양한 금속 가능, 저온
단점: 단차 피복성 낮음, 갭필 어려움
주 용도: 금속 배선(Al, Ti, TiN)

화학적 증착 (CVD, Chemical Vapor Deposition)

원리: 가스 전구체가 웨이퍼 표면에서 화학 반응해 막 형성
반응 예: SiH₄ + O₂ → SiO₂ + 2H₂

CVD 종류	압력·온도특징용도	특징	용도
APCVD	대기압	빠름, 단차피복 낮음	옛 방식
LPCVD	저압, 고온	균일도·단차피복 우수	Poly-Si, Si₃N₄
PECVD	저온 + 플라즈마	저온(<400°C) 가능	IMD, Passivation
HDP-CVD	고밀도 플라즈마	갭필 우수	STI 갭필
MOCVD	유기금속 전구체	화합물 반도체용	GaN, GaAs

장점: 균일성·단차피복성 우수
단점: 고온 필요(LPCVD), 전구체 비쌈

원자층 증착 (ALD, Atomic Layer Deposition)

원리:한 원자층씩 자가제한적(Self-limiting)으로 증착
사이클: 전구체 A 주입 → 퍼지 → 전구체 B 주입 → 퍼지
장점: 극도의 정밀도, 완벽한 단차피복, 두께 제어성 최강
단점: 매우 느림 (사이클당 0.1~1Å)
주 용도: High-K(HfO₂), DRAM 커패시터, NAND 전하저장막

ALD

PVD / CVD / ALD 비교

항목	PVD	CVD	ALD
원리	물리 (충격)	화학 (반응)	화학 (자가제한)
속도	빠름	보통	매우 느림
단차피복	낮음	좋음	완벽
두께 제어	보통	좋음	원자 단위
온도	저온	고온 (PECVD는 저온)	중저온
응용	금속 배선	절연막 일반	High-K, 캐패시터

DRAM·NAND 응용 예

DRAM 커패시터: ALD HfO₂ (high-k 유전체) + TiN 전극
NAND 전하저장: ALD Si₃N₄ (charge trap)
NAND 워드라인 W: CVD 텅스텐
금속 배선: PVD TiN 배리어 + Cu 도금

4-4. 산화 공정 (Oxidation)

웨이퍼의 Si 표면을 산화시켜 SiO₂ 절연막을 만드는 공정.

산화막의 용도

게이트 절연막 (얇은 고품질)
필드 산화막(STI 이전 방식), 소자 분리막
이온 주입 마스크/방지막
하드마스크, Pad oxide

산화 vs 증착의 결정적 차이

구분	산화	증착(CVD)
원료	웨이퍼의 Si 소비	외부 가스
두께	한 두께만큼 Si가 줄어듦	Si 그대로
막 품질	매우 우수(고밀도, 결함 적음)	보통
위치	Si 표면에서만 가능	어디든

산화막 두께의 약 44%는 원래 Si 표면 아래, 56%는 위로 자람

건식 산화 vs 습식 산화

구분	건식 (Dry)	습식 (Wet)
가스	O₂	H₂O 증기
반응	Si + O₂ → SiO₂	Si + 2H₂O → SiO₂ + 2H₂
속도	느림	빠름 (5~10배)
막 품질	고품질 (게이트용)	보통 (필드용)
용해도	H₂O가 Si에서 용해도 ↑ → 두꺼운 막 가능
두께	얇은 막	두꺼운 막

산화 레시피 예

게이트 산화막: Dry O₂, 850~1000°C, ~수 nm
필드 산화막: Wet steam, 1000~1100°C, ~수백 nm

할로젠 산화 (Halogen Oxidation)

HCl 또는 TCA를 O₂에 첨가
금속 오염물 제거 (Cl이 금속과 결합해 휘발)
→ 산화막 품질과 신뢰성 향상

산화막 결함

계면 결함(Interface Trap): Si-SiO₂ 경계의 비결합 결합
댕글링 본드(Dangling Bond): 짝을 못 찾은 Si 결합 → VT 변동, 누설전류
대책: H₂ 어닐링으로 댕글링 본드를 -OH/-H로 종단

산화 장비

수평 퍼니스(Horizontal Furnace): 옛 방식, 작은 웨이퍼
수직 퍼니스(Vertical Furnace): 현재 주류, 300mm 웨이퍼, 회전 가능 → 균일도↑
RTP(Rapid Thermal Processing): 초박막용, 매우 짧은 시간 고온

라디칼 산화 (Radical Oxidation)

플라즈마로 활성 산소 라디칼 생성
저온에서도 가능 (~700°C)
미세 패턴, 3D 구조에 균일하게 산화 가능

4-5. 이온주입 공정 (Ion Implantation)

도펀트(P, B 등)를 이온 형태로 가속해 웨이퍼에 박아넣는 공정.

도핑 방식 두 가지

방식	원리	현재 사용
확산(Diffusion)	고온에서 도펀트가 농도차로 침투	거의 안 씀 (Pre-deposition + Drive-in)
이온 임플란트	이온을 가속해 충돌 주입	현재 표준

이온 임플란트 원리

이온 소스 → 분석 자석(Mass Analyzer) → 가속부 → 빔 스캔 → 웨이퍼

분석 자석(Analyzer Magnet): 같은 m/q 값 이온만 선별 → 순수도 보장
가속부: 에너지 조절 (수 keV ~ 수 MeV)
빔 스캔: 웨이퍼 전체 균일 주입

핵심 변수

에너지 ↑ → 깊이 ↑ (수십 nm ~ 수 μm)
도즈(Dose): 단위 면적당 이온 수 (cm⁻²)
도펀트별 깊이 분포: 가우시안 형태 (Rp = 평균 깊이, ΔRp = 분포 폭)

적용 예

영역	도펀트	에너지	도즈
Deep Well	P, B	높음 (~MeV)	중간
N-Well / P-Well	P / B	중간	중간
V<sub>T</sub> Adjust	B, P	낮음	낮음
LDD	P, As	낮음	낮음
S/D	As, BF₂	낮음	매우 높음 (10¹⁵)

주요 이슈: 채널링(Channeling)

이온이 결정 격자 방향과 일치하면 깊숙이 침투하는 현상 → 깊이 분포 불균일

방지 방법

웨이퍼 틸팅(~7°): 결정 격자에 비스듬히 입사
Dummy Oxide Layer: 표면에 비정질 산화막 → 이온 랜덤화
Pre-amorphization: Ge 등으로 표면 비정질화

채널링 현상

어닐링(Annealing) — 후처리 필수

이온 주입 시 결정 격자 손상 발생 → 어닐링으로 복구

격자 손상 복구
도펀트 활성화 (격자 자리로 이동해야 캐리어 역할)
방식: RTA(Rapid Thermal Annealing, ~수 초), Furnace Annealing, Laser Annealing

도핑층 측정

SIMS (Secondary Ion Mass Spectrometry): 깊이별 농도 프로파일
4점 프로브(Four-Point Probe): 면저항(Sheet Resistance) → 활성화 도즈 추정
SRP (Spreading Resistance Profiling): 깊이별 저항

4-6. 배선 공정 (Metallization)

배선의 중요성

트랜지스터 자체보다 배선의 RC delay가 칩 속도의 병목
미세화 → 배선 단면적 ↓ → 저항 ↑ → 신호 지연 ↑ → 저저항 재료 필수

배선 공정 구성

컨택 → 1st Metal → Via1 → 2nd Metal → Via2 → … → Top Metal → Passivation

컨택(Contact): Si ↔ 1차 금속 연결 (보통 W 사용)
비아(Via): 금속 ↔ 금속 (상하부) 연결 (Cu 또는 W)

실리사이드(Silicide) 공정

게이트 폴리·S/D 위에 금속 실리사이드(TiSi₂, CoSi₂, NiSi)를 만들어 접촉 저항을 낮춤.

순서: 금속 증착 → 1차 어닐 → 미반응 금속 제거 → 2차 어닐 (Salicide = Self-Aligned Silicide)

텅스텐(W) 플러그 — 컨택용

재료: 갭필 능력 우수, 고온·고전류 안정성
컨택홀에 W를 채워 Si와 1차 금속 연결
공정 순서: Ti/TiN 배리어 증착 → W CVD 증착 → CMP 평탄화

알루미늄(Al) vs 구리(Cu) 비교

항목	Al	Cu
비저항 (μΩ·cm)	2.7	1.7 (낮음)
EM 내성	약함	강함
식각	RIE 가능	식각 어려움 → 다마신 사용
도금	어려움	전해도금(ECD) 가능
현재	옛 방식	현재 주류

Al 배선의 문제점

Junction Spike: 고온에서 Al이 Si로 확산 → 접합 파괴
Hillock: 열응력으로 Al 표면이 돌출
EM (Electromigration): 전류로 인한 Al 원자 이동 → 단선·단락

EM은 미세화될수록 심각 → Cu 배선 전환의 결정적 이유

구리(Cu) 배선 공정 — 다마신(Damascene)

Cu는 식각이 어려워 반대 방식으로 진행:

Single Damascene (싱글)

절연막 증착
트렌치 식각
배리어 메탈(TaN/Ta) PVD
Cu 시드층 PVD
Cu 전해도금(ECD) — 트렌치를 Cu로 채움
CMP로 표면 평탄화 (트렌치 안에만 Cu 남음)

Dual Damascene (듀얼): 비아 + 트렌치를 한 번에 식각·도금 → 공정 스텝 단축

Cu 전해도금 (ECD)

전해액: CuSO₄ + H₂SO₄ + 첨가제(Accelerator, Suppressor, Leveler)
첨가제로 Bottom-up Fill 유도 → 빈 공간 없이 채움

차세대 배선 재료

Co (코발트): 미세 노드 컨택/비아용
Ru (루테늄): 배리어리스 배선 후보
그래핀, 카본나노튜브: 연구 단계

4-7. CMP 공정 (Chemical Mechanical Polishing)

평탄화 방법

방법	원리	힌계
Etch back	전면 식각	평탄도 제한
Reflow	가열로 흐름 유도	BPSG 등 일부만
Polyimide coating	폴리머로 채움	영구막 X
CMP	화학+기계 연마	현대 표준

CMP 원리

화학적 반응(슬러리)이 표면을 약화 + 기계적 마찰(패드)이 깎아냄
→ 둘이 동시에 작용해야 정밀한 평탄화 가능 (Synergy)

CMP 장비 구성

Polishing Pad (회전)
Wafer Carrier (압력·회전)
Slurry 공급 노즐
Conditioner (다이아몬드 디스크): 패드 표면 재생

CMP 장비 수조

CMP 종류

종류	대상	막슬러리
Oxide CMP	SiO₂ (STI, ILD, IMD)	SiO₂ 또는 CeO₂ 연마제 + KOH
Metal CMP	W, Cu, Al	Al₂O₃ 연마제 + 산화제(H₂O₂)
Poly CMP	Poly-Si	알칼리 슬러리

CMP 슬러리 구성

연마제(Abrasive): SiO₂, CeO₂, Al₂O₃ — 기계적 마찰 담당
용제(Chemical): KOH(산화막), H₂O₂(금속) — 화학 반응 담당
첨가제: 분산제, pH 조절제, 부식 방지제

공정 변수 & 파라미터

압력, 회전 속도, 슬러리 유량, 패드 컨디셔닝
연마 속도(Removal Rate) = 압력 × 속도 (Preston's Equation)
평탄도, 균일도, 연마 선택비

CMP 결함과 대책

결함	원인	대책
Dishing	넓은 금속이 더 깎임 (오목)	슬러리 선택비 조정
Erosion	패턴 밀집 영역 전체가 깎임	더미 패턴 추가 (DFM)
Scratch	큰 입자가 표면을 긁음	슬러리 필터링
Particle / Chemical Contamination	잔류물	Post-CMP 세정 강화

디싱과 에로젼

DFM (디싱과 에로전 대책)

Post-CMP Cleaning

CMP 후 세정은 필수 — 슬러리 입자·화학물질이 다음 공정 품질에 직격타

Brush cleaning + Megasonic (초음파) + DI 린스

4-8. 세정 공정 (Cleaning)

목적

입자·금속·유기물·자연산화막 제거 → 다음 공정의 품질 보장

웨이퍼 오염 종류

오염원	영향	예시
파티클	결함, 단선·단락	먼지, 슬러리 잔류
금속 이온	누설전류↑, 수명↓	Fe, Cu, Ni
유기물	박막 결합 불량	PR 잔류, 기름
자연 산화막	접촉 저항↑	대기 노출 시 Si 표면 SiO₂

세정 공정의 종류

구분	용도
습식 세정	입자·금속·유기물 제거의 주력
건식 세정	자연산화막·유기물(플라즈마/UV)

습식 세정 방식

딥(Dip) 방식: 케미컬 탱크에 담금 — 처리량↑
스프레이(Spray) 방식: 분사 — 케미컬 사용량↓, 균일도↑

RCA 세정 — 습식 세정의 표준

단계	케미컬	주 목적
SC-1	NH₄OH + H₂O₂ + H₂O	입자·유기물 제거
SC-2	HCl + H₂O₂ + H₂O	금속 이온 제거
Piranha	H₂SO₄ + H₂O₂	유기물·PR 제거
HF Dip	HF + H₂O	자연산화막 제거

습식 세정의 한계

케미컬·DI Water 소모 많음
미세 패턴은 모세관력으로 패턴 무너짐 (Pattern Collapse)
폐수 처리 부담

건조 (Drying)

IPA(이소프로필알코올) 마란고니 건조 — 표면장력 차이 이용
스핀 드라이 (회전 원심력)

건식 세정

장점: 케미컬 사용량↓, 폐수↓, 미세 패턴 손상↓
단점: 입자 제거 어려움

종류	제거 대상	방식
플라즈마(Ashing)	유기물(PR)	O₂ 플라즈마
UV/오존	유기물	UV로 오존 생성·산화
NF₃ Remote Plasma	자연산화막	화학적 식각

→ 플라즈마 세정이 가장 중요 (PR 제거 = Ashing 공정)

습식 vs 건식 세정 비교

항목	습식	건식
입자 제거	우수	약함
미세 패턴 손상	위험	적음
처리량	빠름	보통
비용	케미컬·폐수↑	가스 비용↑
추세	점차 축소	증가 (특히 미세 노드)

목차 5. 팹 공정 기타

측정 및 검사가 중요한 이유

매 공정 후 측정·검사로 품질 확인이 안 되면 수율 폭락. 검사 비용이 전체 팹 운영비의 상당 부분.

공정별 주요 검사 항목

공정	측정 항목
포토	CD, 오버레이, PR 두께
식각	식각 깊이, 프로파일, 잔류물
박막 증착	두께, 균일도, 굴절률
이온 주입	도즈, 깊이 (SIMS)
CMP	평탄도, 두께, Dishing
배선	저항, EM

검사 장비 종류

장비	측정	원리
광학 현미경	표면 결함	가시광
SEM	미세 패턴, 단면	전자빔
TEM	원자 단위 구조	투과 전자빔
AFM	표면 굴곡 (3D)	미세 탐침
엘립소미터	박막 두께·굴절률	편광
XRF / XRD	막 성분·결정성	X선
SIMS	깊이별 농도	2차 이온 분석
4-Point Probe	면저항	전기 측정

파티클 검사

레이저 산란으로 표면 입자 카운팅 (예: KLA-Tencor)
위치·크기·개수 맵으로 출력

PCM 테스트 (Process Control Monitoring)

웨이퍼 가장자리·중앙에 만든 테스트 패턴으로 전기적 특성 확인

VT, Idsat, Ioff, 저항, 커패시턴스 등

MOSFET 전기적 특성

문턱전압(VT): ON되는 게이트 전압
포화전류(ID,sat): ON 상태 최대 전류 — 속도
누설전류(Ioff): OFF 상태 전류 — 전력
→ 이 3가지로 트랜지스터 품질 평가

프로세스 윈도우 & 웨이퍼 맵

프로세스 윈도우: 두 가지 변수(예: 노광 시간 vs 포커스)에 따라 양품이 나오는 범위
웨이퍼 맵: 웨이퍼 위치별 양품/불량 분포 시각화 → 공정 문제 진단

수율(Yield) & 신뢰성(Reliability)

수율: 한 웨이퍼당 양품 칩 비율 — 직접적 수익 지표
신뢰성: 시간이 지나도 정상 동작하는가
- WLR (Wafer Level Reliability): 웨이퍼 상태로 가속 시험
- PLR (Package Level Reliability): 패키지 후 시험
항목: HCI, TDDB, NBTI, EM 등

불량 분석 (Failure Analysis)

불량 위치 발견 → SEM/TEM 단면 → 원인 규명 → 공정 개선
미세 노드일수록 단일 결함이 칩 전체를 죽임

1주차 반도체 개론에 이어 2주차에서는 반도체의 공학 기초에 대해 학습하였습니다!

물성 이론부터 실제 팹의 공정까지, 처음 보면 용어 하나하나가 낯설지만 큰 흐름을 잡고 나면 결국 "전자/정공을 어떻게 만들고, 어떻게 움직이게 하느냐" 그리고 "미세화의 한계를 어떻게 돌파하느냐"로 모든 게 연결되는 것 같습니다.

다음 주 주제는 반도체 설계 및 소자이론 입니다.

이번 주에 배운 소자(MOSFET, BJT) 가 회로에서 어떻게 동작하는지
트랜지스터 모델링, 소자 파라미터, I-V 특성의 디테일
회로 설계로 이어지는 핵심 개념들

다음주는 개념 위주의 회고에 대해 진행해보겠습니다!
읽어주셔서 감사합니다 ‍♀️

[반도체 취업준비] 1주차. 반도체 개론 및 시장 트렌드

whymjay — Wed, 13 May 2026 10:12:17 +0900

안녕하세요!
오늘은 1주차 5월7일, 8일 이틀간 진행된
반도체 개론 및 시장 트렌드입니다.

1. 반도체 개론

에너지 밴드와 밴드갭 (Energy Band & Band Gap)

가전자대(Valence Band): 전자가 묶여 있는 영역
전도대(Conduction Band): 전자가 자유롭게 이동 가능한 영역
밴드갭(Band Gap): 두 밴드 사이 에너지 차이. 이 갭의 크기가 도체/반도체/부도체를 결정함
- 도체: 밴드갭 거의 없음
- 반도체: 적당한 밴드갭 (Si 약 1.12eV)
- 부도체: 밴드갭 매우 큼

페르미 준위(Fermi Level, Eғ)

정의: 전자가 존재할 확률이 50%인 에너지 준위
반도체의 전기적 성격을 결정짓는 기준선 역할
위치에 따라 반도체 종류가 결정됨

반도체 종류페르미 준위 위치

진성 반도체	밴드갭 중앙(Eᵢ)
N형	전도대 쪽으로 이동 (위로 ↑)
P형	가전자대 쪽으로 이동 (아래로 ↓)

도핑을 많이 할수록 페르미 준위는 더 극단으로 치우치고, N+/P+ 수준이 되면 금속처럼 동작 (Degenerate Semiconductor)

세가지 반도체에서의 에너지 띠 다이어그램

캐리어(Carrier)란?

전기를 운반하는 입자. 반도체에서는 두 가지가 존재함.

전자(Electron): (-) 전하를 가진 캐리어
정공(Hole): 전자가 빠져나간 자리, (+) 전하처럼 행동

→ 반도체의 전기적 특성은 결국 캐리어를 얼마나 어떻게 만들고 움직이느냐의 문제!

전자가 정공보다 약 2.7배 빠른 이유
Si 기준 이동도(Mobility):
• 전자 이동도 μₙ ≈ 1,350 cm²/V·s
• 정공 이동도 μₚ ≈ 480 cm²/V·s
• → 비율 약 2.7~3배 차이

메커니즘
• 전자: 전도대(Conduction Band)에서 거의 자유롭게 이동 → 빠름
• 정공: 가전자대(Valence Band)에서 전자가 옆 자리로 옮겨가며 “빈자리”가 이동하는 방식 → 결합을 끊고 재형성하는 과정이라 느림
• 유효질량(Effective Mass) 차이: 정공이 전자보다 약 2배 무거움 → 같은 전기장에서 가속이 덜 됨

반도체 종류

진성 반도체(Intrinsic): 불순물 없는 순수 Si, Ge
- 전자와 정공 수가 동일 (n = p)
- 상온에서 전도성 매우 낮음
불순물 반도체(Extrinsic): 도핑(Doping)으로 전기 전도성 조절
- N형: 5가 원소(P, As, Sb) 도핑 → 남는 전자 1개 → 자유전자(-) 캐리어
- P형: 3가 원소(B, Ga, In) 도핑 → 전자 1개 부족 → 정공(+) 캐리어

도너(Donor)와 도너 준위

도너: 전자를 "기부(Donate)"하는 5가 불순물 (P, As, Sb)
도너 준위(Eᴅ): 전도대 바로 아래에 위치
- 전도대와의 에너지 차이가 매우 작음 (~0.05 eV)
- 실온에서 열에너지만으로도 전자가 쉽게 전도대로 올라감
- → 자유전자 폭발적으로 증가 → N형!

억셉터(Acceptor)와 억셉터 준위

억셉터: 전자를 "받아들이는(Accept)" 3가 불순물 (B, Ga, In)
억셉터 준위(Eₐ): 가전자대 바로 위에 위치
- 가전자대 전자가 작은 에너지로 억셉터 준위로 올라감
- 그 자리에 정공(+)이 생성 → P형!

도핑은 "불순물을 의도적으로 섞는 것"이으로, 도핑 농도에 따라 N+, N−, P+, P− 등으로 구분됩니다.

구분	도핑 농도 (cm⁻³)
N+	~10²⁰
N	~10¹⁸
P+	~10¹⁸
P	~10¹⁶

반도체의 역할

신호 증폭, 스위칭, 정류, 데이터 저장 등 전자기기의 핵심 기능 담당.

증폭: 작은 신호를 큰 신호로 (오디오 앰프, 통신)
스위칭: 0과 1로 디지털 회로 구성 (CPU, 메모리)
정류: 교류 → 직류 변환 (어댑터)
저장: 데이터 기억 (DRAM, NAND Flash)

2. 반도체 소자

집적회로(IC, Integrated Circuit)

여러 개의 트랜지스터, 저항, 커패시터를 하나의 칩에 집적한 것.

SSI → MSI → LSI → VLSI → ULSI 순으로 발전
오늘날 스마트폰 AP 하나에 수십~수백억 개의 트랜지스터가 들어감

수동 소자 vs 능동 소자

수동 소자: 전기 에너지를 소비/저장만 함 (저항, 커패시터, 인덕터)
능동 소자: 전기 신호를 증폭하거나 스위칭 (다이오드, 트랜지스터)

다이오드 종류

종류특징용도

PN 접합 다이오드	한쪽 방향으로만 전류 흐름	정류 회로
쇼트키 다이오드	금속-반도체 접합, 빠른 스위칭, 낮은 전압강하	고속 스위칭
제너 다이오드	역방향 항복전압 활용	전압 안정화

PN 접합의 동작 원리

P형과 N형을 붙이면 접합면에 공핍층(Depletion Region) 형성
순방향 바이어스(Forward Bias): P에 (+), N에 (−) → 공핍층 좁아짐 → 전류 ON
역방향 바이어스(Reverse Bias): P에 (−), N에 (+) → 공핍층 넓어짐 → 전류 차단
이 단방향성이 바로 다이오드의 본질!

BJT vs MOSFET

BJT(Bipolar Junction Transistor): 전류 제어 소자. 전자+정공 모두 사용
- 구조: Emitter(E) – Base(B) – Collector(C)
- 종류: NPN, PNP
MOSFET(Metal-Oxide-Semiconductor FET): 전압 제어 소자. 게이트 전압으로 채널 형성
- 구조: Gate(G), Source(S), Drain(D), Body(B) 4단자
- 종류: NMOS(전자 채널), PMOS(정공 채널)
- CMOS: NMOS + PMOS 조합 → 저전력 디지털 회로의 표준
- 동작 영역
 - Cut-off: Vgs < Vt → Ids = 0
 - 선형 영역: Vgs > Vt, Vds < Vgs − Vt
 - Pinch-off(포화): Vds > Vgs − Vt
- 터널링 현상: 게이트 산화막이 얇아지면 발생
 - Band-to-Band 터널링
 - FN(Fowler-Nordheim) 터널링 → NAND Flash 동작 원리

BJT는 빠르고 증폭에 강하지만 전력 소모가 큼. MOSFET은 저전력에 집적도가 높아 현대 CPU/메모리의 거의 모든 소자가 MOSFET 기반임.

3. 반도체 제조 공정 개요

크게 전공정(Front-End) 과 후공정(Back-End) 으로 나뉨.

전공정: 웨이퍼 위에 회로를 그리는 단계
후공정: 자른 칩을 패키징하고 테스트하는 단계

4. 반도체 전 공정 (Front-End Process)

전체 흐름

웨이퍼 제조 → 산화 → 포토 → 식각 → 박막증착 → 이온주입 → 금속배선 → CMP → 후공정 패키징 → 테스트

주요 공정 간단 설명

1. 웨이퍼 제조: 잉곳을 얇게 잘라 거울처럼 연마
2. 포토 마스크 제작: 회로 패턴이 그려진 원판 제작
3. 세정(Cleaning): 미세 오염물 제거

- 프리세정(Pre-clean) 필수 공정

산화 공정 전: 표면 오염 시 산화막 품질 저하
박막 증착 전: 깨끗한 표면이어야 균일한 박막 형성

- 후세정(Post-clean) 필수 공정

CMP 공정 후: 슬러리·연마 입자 잔류물 제거 필수
식각 공정 후: 식각 부산물(폴리머 등) 제거

4. 산화(Oxidation): 웨이퍼 표면에 SiO₂ 절연막 형성
5. 포토(Photolithography): 빛으로 회로 패턴 전사

6. 식각(Etching): 불필요한 부분 제거 (건식/습식)
7. 박막 증착(Thin Film): CVD, PVD 등으로 얇은 막 형성
8. 이온 주입(Ion Implantation): 도펀트 주입으로 전기적 특성 부여
9. 금속 배선(Metallization): 회로 연결 통로 형성
10. CMP(Chemical Mechanical Polishing): 표면 평탄화
11. 후공정 패키징: 칩 보호 및 외부 연결
12. 테스트: 양품/불량품 선별

반도체 공정 부분은 다음 교과목에서 자세하게 진행할 예정이므로 정의 및 핵심 개념만 학습하였습니다.

5. 반도체 시장 트렌드

Value Chain과 기업 유형

IDM(종합반도체): 설계부터 생산까지 (삼성전자, SK하이닉스, 인텔)
팹리스(Fabless): 설계만 (퀄컴, 엔비디아, AMD)
파운드리(Foundry): 위탁 생산 (TSMC, 삼성파운드리)
OSAT: 후공정 패키징/테스트 전문
IP 기업: 설계 자산 제공 (ARM)
디자인 하우스: 팹리스-파운드리 사이 가교 역할

반도체 산업의 진화

PC → 모바일 → IoT → AI 로 패러다임 이동

소비자 니즈: 휴대성, 긴 사용시간, 빠른 성능, 큰 저장용량
반도체 발전 방향: 소형화 + 저전력 + 고성능 + 저발열 + 고용량 패키지 (고집적화, 고성능화, 저소비전력화)
빅데이터·AI 시대로 진입하며 데이터 처리 능력이 핵심 경쟁력으로 부상

무어의 법칙과 미세공정의 한계

무어의 법칙: 약 2년마다 트랜지스터 집적도 2배
그러나 미세화 한계에 도달하며 새로운 기술 필요
EUV(극자외선) 노광 장비: 미래 반도체의 핵심
- 생산 한계, 펠리클(Pellicle) 사용 이슈 등 과제 존재

스마트폰과 반도체

스마트폰용 메모리 수요 지속 증가
온디바이스 AI 스마트폰 시장 본격 개화
OLED 디스플레이 패널 + DDI(디스플레이 구동칩) 수요 증가
모바일 AP: 그래픽 성능 강화가 핵심 경쟁 포인트

자동차와 반도체

차량 종류탑재 반도체 수

내연기관차	200~300개
전기차	약 1,000개
자율주행차	2,000개 이상

전장 부품 구성
- 센서(인지) → 제어기(판단) → 액추에이터(제어)
자동차용 반도체 종류
- MCU(Micro Controller Unit): 차량 곳곳의 제어 담당
- 전력 반도체: 모터·배터리 제어 (SiC, GaN 적용 확대)
- 이미지센서·라이다·레이더: 자율주행의 눈
- AI SoC: 자율주행 판단용 (테슬라 FSD, 엔비디아 DRIVE 등)
차량용 반도체는 고신뢰성·고온 동작·장기 공급이 필수 → 진입장벽 높음

반도체 산업 핫이슈 6선

① AI 반도체와 메모리의 부상

AI 시대 → 대용량 데이터 처리 필요 → 메모리 대역폭이 성능의 병목
HBM(High Bandwidth Memory): DRAM을 수직으로 쌓아 대역폭 극대화
- TSV(Through Silicon Via) 기술로 칩을 관통해 연결
- HBM3 → HBM3E → HBM4 로 세대 발전 중
- SK하이닉스가 엔비디아 H100/B200 등에 독점 공급하며 시장 주도
AI 가속기: GPU(엔비디아), NPU(구글 TPU·삼성), AI ASIC 등 다양화
GDDR도 게이밍·추론용으로 함께 주목

HBM 구조

② 메모리 반도체 수요 급증 — AI 시대 3대장

AI 수요로 HBM뿐 아니라 DRAM, NAND 도 동반 성장
AI 시대 반도체 3대장
- HBM: 고대역폭, GPU 옆에 붙는 메모리
- CXL(Compute Express Link): CPU·GPU·메모리를 고속 연결, 메모리 풀링 가능
- PIM(Processing-In-Memory): 메모리 안에서 직접 연산 → 데이터 이동 최소화
NAND Flash는 3D 적층 단수 경쟁(200단 → 300단 → 400단)으로 진화

③ 전력 반도체 이슈

데이터센터 전력 소모 급증 (고성능 칩 + 냉각 필요)
화합물 반도체(WBG) 가 해결책
- SiC(실리콘 카바이드): 고전압, 전기차 인버터
- GaN(질화갈륨): 고주파, 충전기·통신

④ 한국 시스템 반도체의 위기

한국은 메모리(DRAM·NAND) 세계 1위 강국 (삼성·SK하이닉스)
그러나 시스템반도체 점유율 약 3%대, 팹리스 점유율 약 1%대로 미미
원인
- 설계 인력·생태계 부족
- 미국·대만 중심의 글로벌 분업 구조
- 메모리 중심의 산업 쏠림
정부의 K-반도체 전략, 시스템반도체 인재 양성, 팹리스 육성이 과제

세계 반도체 시장 및 시스템 반도체 국가별 시장 점유율

⑤ 파운드리 트랜지스터 구조 전환

핀펫(FinFET) → GAA(Gate-All-Around) 로 전환
TSMC: 23년 12월 핀펫 3nm 양산, 25년 하반기 GAA 2nm 양산 예정
삼성전자: 22년 6월 세계 최초 GAA 3nm 양산, 25년 하반기 2nm 양산 예정
26년 EUV 장비 비중 60% 전망
ASML의 High-NA EUV: 아나모픽 기술로 간섭 현상 개선

ASML - Dive inside a High NA EUV system

⑥ 첨단 패키징 기술 확대

미세화 한계를 패키징으로 돌파
2.5D, 3D 적층 패키징 기술 발전
칩렛(Chiplet) 구조로 성능과 수율 동시 확보

2.5D, 3D 적층 패키징 비교

1주차 회고를 마치겠습니다.
2주차에는 반도체 공학 기초에 대해 회고를 진행하겠습니다!

출처: 삼성전자 반도체 뉴스룸 유튜브 채널, 펌스터 유튜브 채널, ASML 코리아 공식 블로그

[반도체 취업준비] 0주차. KDT 반도체 제품 품질 평가 및 불량 분석 전문가 양성 과정 소개

whymjay — Mon, 11 May 2026 20:58:54 +0900

안녕하세요!

5월 7일부터 시작되는 KDT 과정에 참여하게 되어, 앞으로 매주 학습한 내용을 블로그에 정리해보려고 합니다.

오늘은 첫 글이라 제가 어떤 과정을 듣게 되는지 간단하게 소개해보려 합니다

어떤 과정인가

제가 수강하게 된 과정은 렛유인에듀와 고용노동부가 함께 운영하는 K-Digital Training(KDT) "반도체 제품 품질 평가 및 불량 분석 전문가 양성 과정" 입니다.

KDT는 AI, 클라우드, 반도체, 로봇 등 첨단산업/디지털 분야에서 일하고자 하는 사람들이 현장에서 실제로 주어지는 미션을 프로젝트로 해결하며 실무 역량을 키울 수 있도록 설계된 국비지원 직업훈련 사업입니다. 단순한 강의 수강이 아니라 이론과 프로젝트, 멘토링이 결합된 구조라 실무형 인재로 성장하기에 적합하다고 판단하였습니다.

과정 개요

과정명: 반도체 제품 품질 평가 및 불량 분석 전문가 양성 과정
주관: 렛유인에듀, 고용노동부 (K-Digital Training)
교육 기간: 2026년 5월 7일 ~ 2026년 8월 14일 (약 3개월)
교육 방식: 오프라인 집중 교육 (서울 강남, 렛유인에듀 캠퍼스)
혜택: 수강료 국비지원 + 훈련장려금 지급 + 수료증 발급

이 과정을 선택한 이유

반도체 산업에서 품질(Quality)과 신뢰성(Reliability), 그리고 불량 분석(FA, Failure Analysis) 은 모든 제조 공정의 마지막 관문이자, 제품 경쟁력을 결정짓는 핵심 영역이라고 생각합니다. 왜 불량이 발생했는지 분석하고 원인을 규명해 개선까지 연결할 수 있는 사람이 결국 현업에서 가치 있는 인재로 인정받는다는 이야기를 많이 접하였습니다.

특히 이 과정은 반도체 품질 및 신뢰성 이론부터 실제 불량 분석 사례, 데이터 기반 분석 역량까지 단계적으로 다룬다고 하여 이론과 실무를 동시에 잡을 수 있는 기회라고 판단하였습니다. 혼자 공부하였다면 막막하였을 영역을 체계적인 커리큘럼으로 진행하고 현직자 멘토링을 진행할 수 있다는 점이 인상 깊었습니다.

특히 26년 상반기 취업을 준비하면서 반도체 교재, 유튜브, 인강 등 렛유인 자료를 통해 많은 도움을 받아왔습니다.

그동안은 화면과 이론으로만 반도체를 접해왔는데, 이제는 렛유인 오프라인 강의실에서 직접 듣고 프로젝트까지 해볼 수 있다는 생각에 개인적으로 기대가 큽니다

앞으로의 계획

매주 학습한 내용을 블로그에 회고 형식으로 정리할 예정입니다. 다음과 같은 항목들을 중심으로 기록하고자 합니다.

그 주에 배운 핵심 내용 요약
새롭게 알게 된 개념과 인사이트
다음 주 학습 계획과 목표

이번 26년 하반기가 제 인생의 마지막 취준 시즌이 되었으면 합니다.

3개월 뒤에 이 글을 다시 봤을 때 스스로에게 부끄럽지 않을 만큼 이번 훈련에 성실히 임하겠습니다!

다음 편부터 본격적인 학습 회고로 다시 찾아뵙겠습니다
파이팅!!!