안녕하세요!
오늘은 1주차 5월7일, 8일 이틀간 진행된
반도체 개론 및 시장 트렌드입니다. 🙊
목차
1. 반도체 개론
2. 반도체 소자 (수동 소자, 능동 소자)
3. 반도체 제조 공정 개요
4. 반도체 전 공정 (Front-End Process)
5. 반도체 시장 트렌트
1. 반도체 개론
에너지 밴드와 밴드갭 (Energy Band & Band Gap)
- 가전자대(Valence Band): 전자가 묶여 있는 영역
- 전도대(Conduction Band): 전자가 자유롭게 이동 가능한 영역
- 밴드갭(Band Gap): 두 밴드 사이 에너지 차이. 이 갭의 크기가 도체/반도체/부도체를 결정함
- 도체: 밴드갭 거의 없음
- 반도체: 적당한 밴드갭 (Si 약 1.12eV)
- 부도체: 밴드갭 매우 큼
페르미 준위(Fermi Level, Eғ)
- 정의: 전자가 존재할 확률이 50%인 에너지 준위
- 반도체의 전기적 성격을 결정짓는 기준선 역할
- 위치에 따라 반도체 종류가 결정됨
| 진성 반도체 | 밴드갭 중앙(Eᵢ) |
| N형 | 전도대 쪽으로 이동 (위로 ↑) |
| P형 | 가전자대 쪽으로 이동 (아래로 ↓) |
💡 도핑을 많이 할수록 페르미 준위는 더 극단으로 치우치고, N+/P+ 수준이 되면 금속처럼 동작 (Degenerate Semiconductor)
캐리어(Carrier)란?
전기를 운반하는 입자. 반도체에서는 두 가지가 존재함.
- 전자(Electron): (-) 전하를 가진 캐리어
- 정공(Hole): 전자가 빠져나간 자리, (+) 전하처럼 행동
→ 반도체의 전기적 특성은 결국 캐리어를 얼마나 어떻게 만들고 움직이느냐의 문제!
전자가 정공보다 약 2.7배 빠른 이유
Si 기준 이동도(Mobility):
• 전자 이동도 μₙ ≈ 1,350 cm²/V·s
• 정공 이동도 μₚ ≈ 480 cm²/V·s
• → 비율 약 2.7~3배 차이
메커니즘
• 전자: 전도대(Conduction Band)에서 거의 자유롭게 이동 → 빠름
• 정공: 가전자대(Valence Band)에서 전자가 옆 자리로 옮겨가며 “빈자리”가 이동하는 방식 → 결합을 끊고 재형성하는 과정이라 느림
• 유효질량(Effective Mass) 차이: 정공이 전자보다 약 2배 무거움 → 같은 전기장에서 가속이 덜 됨
반도체 종류
- 진성 반도체(Intrinsic): 불순물 없는 순수 Si, Ge
- 전자와 정공 수가 동일 (n = p)
- 상온에서 전도성 매우 낮음
- 불순물 반도체(Extrinsic): 도핑(Doping)으로 전기 전도성 조절
- N형: 5가 원소(P, As, Sb) 도핑 → 남는 전자 1개 → 자유전자(-) 캐리어
- P형: 3가 원소(B, Ga, In) 도핑 → 전자 1개 부족 → 정공(+) 캐리어
도너(Donor)와 도너 준위
- 도너: 전자를 "기부(Donate)"하는 5가 불순물 (P, As, Sb)
- 도너 준위(Eᴅ): 전도대 바로 아래에 위치
- 전도대와의 에너지 차이가 매우 작음 (~0.05 eV)
- 실온에서 열에너지만으로도 전자가 쉽게 전도대로 올라감
- → 자유전자 폭발적으로 증가 → N형!
억셉터(Acceptor)와 억셉터 준위
- 억셉터: 전자를 "받아들이는(Accept)" 3가 불순물 (B, Ga, In)
- 억셉터 준위(Eₐ): 가전자대 바로 위에 위치
- 가전자대 전자가 작은 에너지로 억셉터 준위로 올라감
- 그 자리에 정공(+)이 생성 → P형!
💡 도핑은 "불순물을 의도적으로 섞는 것"이으로, 도핑 농도에 따라 N+, N−, P+, P− 등으로 구분됩니다.
| 구분 | 도핑 농도 (cm⁻³) |
| N+ | ~10²⁰ |
| N | ~10¹⁸ |
| P+ | ~10¹⁸ |
| P | ~10¹⁶ |
반도체의 역할
신호 증폭, 스위칭, 정류, 데이터 저장 등 전자기기의 핵심 기능 담당.
- 증폭: 작은 신호를 큰 신호로 (오디오 앰프, 통신)
- 스위칭: 0과 1로 디지털 회로 구성 (CPU, 메모리)
- 정류: 교류 → 직류 변환 (어댑터)
- 저장: 데이터 기억 (DRAM, NAND Flash)
2. 반도체 소자
집적회로(IC, Integrated Circuit)
여러 개의 트랜지스터, 저항, 커패시터를 하나의 칩에 집적한 것.
- SSI → MSI → LSI → VLSI → ULSI 순으로 발전
- 오늘날 스마트폰 AP 하나에 수십~수백억 개의 트랜지스터가 들어감
수동 소자 vs 능동 소자
- 수동 소자: 전기 에너지를 소비/저장만 함 (저항, 커패시터, 인덕터)
- 능동 소자: 전기 신호를 증폭하거나 스위칭 (다이오드, 트랜지스터)
다이오드 종류
| PN 접합 다이오드 | 한쪽 방향으로만 전류 흐름 | 정류 회로 |
| 쇼트키 다이오드 | 금속-반도체 접합, 빠른 스위칭, 낮은 전압강하 | 고속 스위칭 |
| 제너 다이오드 | 역방향 항복전압 활용 | 전압 안정화 |
PN 접합의 동작 원리
- P형과 N형을 붙이면 접합면에 공핍층(Depletion Region) 형성
- 순방향 바이어스(Forward Bias): P에 (+), N에 (−) → 공핍층 좁아짐 → 전류 ON
- 역방향 바이어스(Reverse Bias): P에 (−), N에 (+) → 공핍층 넓어짐 → 전류 차단
- 이 단방향성이 바로 다이오드의 본질!
BJT vs MOSFET
- BJT(Bipolar Junction Transistor): 전류 제어 소자. 전자+정공 모두 사용
- 구조: Emitter(E) – Base(B) – Collector(C)
- 종류: NPN, PNP
- MOSFET(Metal-Oxide-Semiconductor FET): 전압 제어 소자. 게이트 전압으로 채널 형성
- 구조: Gate(G), Source(S), Drain(D), Body(B) 4단자
- 종류: NMOS(전자 채널), PMOS(정공 채널)
- CMOS: NMOS + PMOS 조합 → 저전력 디지털 회로의 표준
- 동작 영역
- Cut-off: Vgs < Vt → Ids = 0
- 선형 영역: Vgs > Vt, Vds < Vgs − Vt
- Pinch-off(포화): Vds > Vgs − Vt
- 터널링 현상: 게이트 산화막이 얇아지면 발생
- Band-to-Band 터널링
- FN(Fowler-Nordheim) 터널링 → NAND Flash 동작 원리
💡 BJT는 빠르고 증폭에 강하지만 전력 소모가 큼. MOSFET은 저전력에 집적도가 높아 현대 CPU/메모리의 거의 모든 소자가 MOSFET 기반임.
3. 반도체 제조 공정 개요
크게 전공정(Front-End) 과 후공정(Back-End) 으로 나뉨.
- 전공정: 웨이퍼 위에 회로를 그리는 단계
- 후공정: 자른 칩을 패키징하고 테스트하는 단계
4. 반도체 전 공정 (Front-End Process)
전체 흐름
웨이퍼 제조 → 산화 → 포토 → 식각 → 박막증착 → 이온주입 → 금속배선 → CMP → 후공정 패키징 → 테스트
주요 공정 간단 설명
1. 웨이퍼 제조: 잉곳을 얇게 잘라 거울처럼 연마
2. 포토 마스크 제작: 회로 패턴이 그려진 원판 제작
3. 세정(Cleaning): 미세 오염물 제거
- 프리세정(Pre-clean) 필수 공정
- 산화 공정 전: 표면 오염 시 산화막 품질 저하
- 박막 증착 전: 깨끗한 표면이어야 균일한 박막 형성
- 후세정(Post-clean) 필수 공정
CMP 공정 후: 슬러리·연마 입자 잔류물 제거 필수
식각 공정 후: 식각 부산물(폴리머 등) 제거
4. 산화(Oxidation): 웨이퍼 표면에 SiO₂ 절연막 형성
5. 포토(Photolithography): 빛으로 회로 패턴 전사
6. 식각(Etching): 불필요한 부분 제거 (건식/습식)
7. 박막 증착(Thin Film): CVD, PVD 등으로 얇은 막 형성
8. 이온 주입(Ion Implantation): 도펀트 주입으로 전기적 특성 부여
9. 금속 배선(Metallization): 회로 연결 통로 형성
10. CMP(Chemical Mechanical Polishing): 표면 평탄화
11. 후공정 패키징: 칩 보호 및 외부 연결
12. 테스트: 양품/불량품 선별
반도체 공정 부분은 다음 교과목에서 자세하게 진행할 예정이므로 정의 및 핵심 개념만 학습하였습니다.
5. 반도체 시장 트렌드
Value Chain과 기업 유형
IDM(종합반도체): 설계부터 생산까지 (삼성전자, SK하이닉스, 인텔)
팹리스(Fabless): 설계만 (퀄컴, 엔비디아, AMD)
파운드리(Foundry): 위탁 생산 (TSMC, 삼성파운드리)
OSAT: 후공정 패키징/테스트 전문
IP 기업: 설계 자산 제공 (ARM)
디자인 하우스: 팹리스-파운드리 사이 가교 역할
반도체 산업의 진화
PC → 모바일 → IoT → AI 로 패러다임 이동
- 소비자 니즈: 휴대성, 긴 사용시간, 빠른 성능, 큰 저장용량
- 반도체 발전 방향: 소형화 + 저전력 + 고성능 + 저발열 + 고용량 패키지 (고집적화, 고성능화, 저소비전력화)
- 빅데이터·AI 시대로 진입하며 데이터 처리 능력이 핵심 경쟁력으로 부상
무어의 법칙과 미세공정의 한계
- 무어의 법칙: 약 2년마다 트랜지스터 집적도 2배
- 그러나 미세화 한계에 도달하며 새로운 기술 필요
- EUV(극자외선) 노광 장비: 미래 반도체의 핵심
- 생산 한계, 펠리클(Pellicle) 사용 이슈 등 과제 존재
스마트폰과 반도체
- 스마트폰용 메모리 수요 지속 증가
- 온디바이스 AI 스마트폰 시장 본격 개화
- OLED 디스플레이 패널 + DDI(디스플레이 구동칩) 수요 증가
- 모바일 AP: 그래픽 성능 강화가 핵심 경쟁 포인트
자동차와 반도체
| 내연기관차 | 200~300개 |
| 전기차 | 약 1,000개 |
| 자율주행차 | 2,000개 이상 |
- 전장 부품 구성
- 센서(인지) → 제어기(판단) → 액추에이터(제어)
- 자동차용 반도체 종류
- MCU(Micro Controller Unit): 차량 곳곳의 제어 담당
- 전력 반도체: 모터·배터리 제어 (SiC, GaN 적용 확대)
- 이미지센서·라이다·레이더: 자율주행의 눈
- AI SoC: 자율주행 판단용 (테슬라 FSD, 엔비디아 DRIVE 등)
- 차량용 반도체는 고신뢰성·고온 동작·장기 공급이 필수 → 진입장벽 높음
반도체 산업 핫이슈 6선
① AI 반도체와 메모리의 부상
- AI 시대 → 대용량 데이터 처리 필요 → 메모리 대역폭이 성능의 병목
- HBM(High Bandwidth Memory): DRAM을 수직으로 쌓아 대역폭 극대화
- TSV(Through Silicon Via) 기술로 칩을 관통해 연결
- HBM3 → HBM3E → HBM4 로 세대 발전 중
- SK하이닉스가 엔비디아 H100/B200 등에 독점 공급하며 시장 주도
- AI 가속기: GPU(엔비디아), NPU(구글 TPU·삼성), AI ASIC 등 다양화
- GDDR도 게이밍·추론용으로 함께 주목
② 메모리 반도체 수요 급증 — AI 시대 3대장
- AI 수요로 HBM뿐 아니라 DRAM, NAND 도 동반 성장
- AI 시대 반도체 3대장
- HBM: 고대역폭, GPU 옆에 붙는 메모리
- CXL(Compute Express Link): CPU·GPU·메모리를 고속 연결, 메모리 풀링 가능
- PIM(Processing-In-Memory): 메모리 안에서 직접 연산 → 데이터 이동 최소화
- NAND Flash는 3D 적층 단수 경쟁(200단 → 300단 → 400단)으로 진화
③ 전력 반도체 이슈
- 데이터센터 전력 소모 급증 (고성능 칩 + 냉각 필요)
- 화합물 반도체(WBG) 가 해결책
- SiC(실리콘 카바이드): 고전압, 전기차 인버터
- GaN(질화갈륨): 고주파, 충전기·통신
④ 한국 시스템 반도체의 위기
- 한국은 메모리(DRAM·NAND) 세계 1위 강국 (삼성·SK하이닉스)
- 그러나 시스템반도체 점유율 약 3%대, 팹리스 점유율 약 1%대로 미미
- 원인
- 설계 인력·생태계 부족
- 미국·대만 중심의 글로벌 분업 구조
- 메모리 중심의 산업 쏠림
- 정부의 K-반도체 전략, 시스템반도체 인재 양성, 팹리스 육성이 과제
⑤ 파운드리 트랜지스터 구조 전환
핀펫(FinFET) → GAA(Gate-All-Around) 로 전환
TSMC: 23년 12월 핀펫 3nm 양산, 25년 하반기 GAA 2nm 양산 예정
삼성전자: 22년 6월 세계 최초 GAA 3nm 양산, 25년 하반기 2nm 양산 예정
26년 EUV 장비 비중 60% 전망
ASML의 High-NA EUV: 아나모픽 기술로 간섭 현상 개선
⑥ 첨단 패키징 기술 확대
- 미세화 한계를 패키징으로 돌파
- 2.5D, 3D 적층 패키징 기술 발전
- 칩렛(Chiplet) 구조로 성능과 수율 동시 확보
1주차 회고를 마치겠습니다.
2주차에는 반도체 공학 기초에 대해 회고를 진행하겠습니다! 🙊
출처: 삼성전자 반도체 뉴스룸 유튜브 채널, 펌스터 유튜브 채널, ASML 코리아 공식 블로그