안녕하세요!
오늘은 2주차 5월11일부터 15일 4일 간 진행된
반도체 공학 기초입니다. 🙊
목차
1. 반도체 기초
2. 반도체 물성
3. 반도체 공정 기초
4. 팹 8대 공정
5. 팹 공정 기타
1. 반도체 기초
반도체란?
- 단원소 반도체: Si(실리콘), Ge(게르마늄)
- 화합물 반도체: GaAs, GaN, SiC, InP 등
- 도체와 부도체의 중간 성질 — 조건에 따라 전기를 통과/차단
기능은 크게 신호 증폭 / 스위칭 / 정류 / 데이터 저장 / 광-전 변환으로 나뉘고, 제품 분류는 메모리 · 시스템 반도체(비메모리) · 개별소자 · 광반도체 네 가지.
반도체 산업 — 기업 유형
- IDM (종합반도체): 설계+생산 (삼성전자, SK하이닉스, 인텔)
- 팹리스: 설계만 (퀄컴, 엔비디아, AMD)
- 파운드리: 위탁생산 (TSMC, 삼성파운드리)
- OSAT: 후공정 (ASE, Amkor)
- IP / 디자인하우스: 설계 자산·가교 (ARM, 가온칩스)
메모리 vs 시스템 반도체
| 구분 | 메모리 반도체 | 시스템 반도체 |
| 역할 | 저장 | 처리·제어 |
| 시장 규모 | ~30% | ~70% |
| 한국 점유율 | 세계 1위 | 약 3%대 |
| 수익 구조 | 사이클 큼 | 안정적 |
→ 한국은 메모리 강국이지만 시스템 반도체는 취약
기술 트렌드 — 고집적화 · 고성능화 · 저소비전력
미세화의 부작용과 대책이 핵심:
- 부작용: 누설전류 증가, 동작전류 저하, 단채널 효과
- 대책: EUV, 멀티 패터닝, HKMG, FinFET, GAA, High-K 절연막, SiGe
반도체 직무
제조 단계: 공정개발 → 제품설계 → 팹공정 → 패키징 → 테스트 → 품질관리
| 직무 | 핵심 역할 | 필요 능력 |
| PA/PI | 전체 공정 통합 | 시스템적 사고 |
| 회로 설계 | 트랜지스터·셀 설계 | HDL, EDA 툴 |
| 공정 기술 | 단위 공정 최적화 | 화학·물리, 데이터 분석 |
| 설비 기술 | 장비 유지보수 | 기계·전기·플라즈마 |
| 패키징 | 본딩·조립 | 재료, 열·기계 |
| PDE | 제품화 설계 | 디지털·아날로그 |
| 테스트 | 양품/불량 선별 | 측정, 통계 |
| 품질관리 | 수율·신뢰성 | SPC, FMEA |
2. 반도체 물성
원자구조와 에너지 밴드
원자 → 궤도(K, L, M, N) → 결정이 되면 에너지 준위가 띠 형태로 펼쳐져 에너지 밴드가 형성됨.
- 가전자대(Valence Band): 전자가 묶여 있는 띠
- 전도대(Conduction Band): 전자가 자유롭게 이동 가능
- 금지대(Band Gap): 두 띠 사이의 빈 영역
- 자유전자(전도대로 올라간 전자, 전류 운반), 정공(전자가 빠진 자리, (+)처럼 행동)
| 구분 | 밴드갭 | 특징 |
| 도체 | 거의 0 | 전자 자유 이동 |
| 반도체 | Si: 1.12 eV | 조건에 따라 전도성 변화 |
| 부도체 | > 3 eV | 전자 이동 거의 불가 |
온도와 비저항: 도체는 온도↑→저항↑, 반도체는 온도↑→저항↓ (열에너지로 캐리어 생성)
반도체 물질 분류
- 진성: 순수 Si, Ge
- 불순물: N형(P, As, Sb 도핑), P형(B, Ga, In 도핑)
- 화합물: GaAs, GaN, SiC, InP — N/P 타입에 따라 도핑 원소도 달라짐 (예: GaAs의 N형은 Si·Te, P형은 Zn·Be)
도핑과 PN 접합
순수 반도체에 불순물을 의도적으로 첨가해 전기 전도성을 조절.
| 타입 | 도핑 원소 | 다수/소수 캐리어 | 페르미 준위 |
| N형 | P, As, Sb (5가) | 전자 / 정공 | 전도대 쪽 ↑ |
| P형 | B, Ga, In (3가) | 정공 / 전자 | 가전자대 쪽 ↓ |
페르미 레벨(EF): 전자가 존재할 확률이 50%인 에너지 준위 = 반도체의 전기적 성격을 결정짓는 기준선. 도핑이 많아질수록 더 극단으로 치우침.
PN 접합
- P형과 N형을 붙이면 접합면에 공핍층(Depletion Region) 형성
- Si 기준 내장 전위(Built-in Potential) ≈ 0.7 V
- 전류 성분: 드리프트(전기장) + 확산(농도 차이) — 평형 상태에서 상쇄
바이어스
- 순방향(P→+, N→-): 공핍층↓ → 전류 흐름
- 역방향(P→-, N→+): 공핍층↑ → 전류 차단
항복 현상(Breakdown)
| 종류 | 메커니즘 | 발생 조건 |
| Avalanche Breakdown | 가속된 전자가 충돌·이온화 연쇄 | 도핑 낮음, 고전압 |
| Zener Breakdown | 강한 전기장으로 가전자대→전도대 터널링 | 도핑 높음, 좁은 공핍층 |
→ 제너 다이오드는 Zener Breakdown을 의도적으로 이용해 전압 안정화에 활용
MOS Capacitor — MOSFET의 베이스
Metal – Oxide(SiO₂) – Semiconductor 의 3층 구조.
| 모드 | 게이트 전압(P형 기판 기준) | 표면 상태 |
| 축적(Accumulation) | VG < 0 | 정공이 표면에 모임 |
| 공핍(Depletion) | 0 < VG < VT | 공핍층 형성 |
| 반전(Inversion) | VG = VT | 전자가 모이기 시작 |
| 강반전(Strong Inversion) | VG > VT | 전자 채널 완성 → MOSFET ON |
반도체 소자 분류
- 수동 소자: 저항 R(Ω), 커패시터 C(F), 인덕터 L(H) — 신호 증폭 불가, 에너지 소비/저장만
- 능동 소자: 다이오드, BJT, MOSFET — 신호 증폭/스위칭
- 응용 소자: CIS, DRAM, NAND 등
다이오드 종류: PN(정류) / 쇼트키(고속) / 제너(전압안정화) / LED / 광다이오드
BJT (Bipolar Junction Transistor): 전자와 정공 모두 사용< — 빠르지만 전력 소모 큼, 집적도 낮음
- 동작 영역: 차단(OFF) / 활성(증폭기) / 포화(스위치 ON)
⭐ MOSFET ⭐
- NMOS: P형 기판 + N+ 소스/드레인, 전자 채널
- PMOS: N형 기판 + P+ 소스/드레인, 정공 채널
- 공핍형(평소 채널 있음) vs 증가형(평소 채널 없음)
NMOS가 PMOS보다 약 3배 빠른 이유
- 전자 이동도(μn ≈ 1,350) > 정공 이동도(μp ≈ 480) cm²/V·s
- 전자는 전도대에서 자유 이동, 정공은 결합 끊고 재형성 → 느림
(자세한 메커니즘은 1주차 블로그 참고!)
⭐ 문턱전압(VT) ⭐
MOSFET이 ON 되는 최소 게이트 전압<. 결정 요소 2가지:
- 산화막(Oxide) 두께 ↓ → VT ↓
- 기판 불순물 농도 ↑ → VT ↑ (반전 모드를 위해 더 큰 전압 필요)
산화막 얇게 → 누설전류 → HKMG
- 산화막을 얇게 해서 낮은 전압으로 동작시키는 게 현재 기술의 핵심
- 너무 얇으면 → 터널링 누설전류 발생
- 대책: High-K 재료 (Si의 SiO₂ 유전율 3.9보다 큰 HfO₂, ZrO₂ 등)
→ 같은 정전용량을 얻으면서 물리적 두께는 두껍게 유지 가능 - HKMG (High-K Metal Gate): High-K 절연막 + 금속 게이트 (인텔 45nm부터 도입)
MOSFET 동작 영역 (NMOS 기준)
| 영역 | 조건 | 특징 |
| 차단 | VGS < VT | ID= 0, 채널 없음 |
| 비포화 | VGS > VT, VDS < VGS − VT | ID가 VDS에 비례 |
| 핀치오프 | VDS = VGS − VT | 채널이 드레인 쪽에서 끊김 |
| 포화 | VDS > VGS − VT | ID 거의 일정 |
미세화 부작용 & 대책
2nd Order Effect: 단채널 효과, DIBL, GIDL, 속도 포화 등 — 이상적인 1차 방정식으로 설명 안 되는 현상
핫 캐리어 인젝션 (HCI): 가속된 전자가 산화막에 갇혀 VT 변동
- 대책: LDD (Lightly Doped Drain) — 드레인 쪽 저농도 N− 영역으로 전기장 완화
나노스케일 추가 대책
- Strained Silicon: 격자를 인장(NMOS)·압축(PMOS는 SiGe)해서 캐리어 이동도 향상
- FinFET → GAA(Gate-All-Around) 구조로 게이트 제어력 강화
3. 반도체 공정 기초
웨이퍼
왜 실리콘인가?
- 적절한 밴드갭 (1.12 eV) — 상온 동작 최적
- 경제성 — 지구상 산소 다음으로 풍부
- 산화막(SiO₂) 형성 용이 — 천연 절연막, 고품질 게이트 산화막 가능
결정 구조 & 결정면
- 다이아몬드 큐빅 구조, 결정 방향에 따라 (100), (110), (111) 면 존재
- MOSFET → (100) 웨이퍼 (계면 결함 적음, 채널 형성 유리)
- Bipolar → (111) 웨이퍼
웨이퍼 재질
| 종류 | 사용 예 |
| 단결정 (Single Crystal) | 반도체 소자 (CPU, 메모리) |
| 다결정 (Poly) | Poly-Si 게이트, 태양전지 |
| 비정질 (Amorphous) | TFT, 디스플레이 |
폴리실리콘 제조
실리카(SiO₂) + 코크스(C) → 고온 환원(~2,000°C) → TCS 정제 → CVD 증착 → 11N급 고순도 폴리실리콘
💡 유리 vs 석영: 둘 다 SiO₂지만 유리는 비정질, 석영은 결정질. 반도체 공정에선 석영 튜브·보트 사용.
웨이퍼 제조 Flow
다결정 → 초크랄스키법(CZ) 단결정 잉곳 → 절단(Slicing) → 랩핑 → 식각 → 폴리싱 → 세정 → 검사
주의사항: 산소·금속 불순물 최소화, 결함 최소화, 표면 평탄도 Ra<1nm, 입자 오염 방지 (전 공정 클린룸)
CMOS Process
NMOS vs PMOS
| 항목 | NMOS | PMOS |
| 기판 | P형 | N형 |
| S/D | N+ | P+ |
| 캐리어 | 전자 | 정공 |
| 속도 | 빠름 (~3배) | 느림 |
| VT 부호 | + | − |
CMOS = Complementary MOS
- NMOS + PMOS를 쌍으로 조합
- 정적 상태에서 한쪽만 ON → 거의 전류 없음 → 저전력의 핵심
- 장점: 저전력, 높은 노이즈 마진, 대규모 집적 가능
- 단점: 스위칭 시 일시적 전류, PMOS 사이즈 키워야 함
구조: P형 기판 위에 N-Well을 만들어 그 안에 PMOS 형성, NMOS는 기판 위 직접 형성
CMOS 공정 모듈 (간략 Flow)
STI → Well 형성 → Gate 산화막/Poly Gate → LDD 주입 → Spacer → S/D 주입 → Salicide → Contact/Via/Metal 배선 → Passivation
💡 Spacer(측벽 절연막)란?
게이트 측면에 형성되는 좁은 절연막(보통 SiO₂ 또는 SiN). 만드는 법:
박막 증착(blanket) → 이방성 식각(etchback) → 평평한 면은 깎이고 수직 측벽에만 남음.
용도: ① LDD와 본격 S/D 도핑 영역을 정밀하게 구분,
② Salicide 형성 시 게이트–S/D 절연,
③ SADP에서 마스크 역할 (아래 포토 공정 참고)
진공(Vacuum)
반도체 공정은 대부분 진공 상태에서 진행
압력 단위: 1 atm = 760 Torr = 101,325 Pa
| 영역 | 압력 범위 |
| 저진공 | 10³ ~ 10⁰ Torr |
| 중진공 | 10⁰ ~ 10⁻³ Torr |
| 고진공 | 10⁻³ ~ 10⁻⁸ Torr |
| 초고진공 (UHV) | < 10⁻⁸ Torr |
진공의 목적: 오염 제거 / 반응 제어 / 플라즈마 생성 / 균일한 박막 증착
핵심 개념
- 이상기체 방정식: PV = nRT
- 평균 자유 이동 거리(λ): 압력이 낮을수록 λ↑ (1 atm: ~60nm, 10⁻⁶ Torr: ~50m)
- 단분자층 형성시간: 고진공일수록 길어짐 → 오염 시간 확보
진공 펌프 & 게이지
| 저진공 | 로터리(RP), 드라이, 다이어프램 | Pirani, 콘백트론 |
| 고진공 | 터보 분자(TMP), 크라이오, 이온 | Ion Gauge, Penning |
팹에서는 드라이 펌프(러핑) + 터보 펌프 조합이 일반적. 펌프는 보통 서브팹(Sub-Fab)에 위치.
플라즈마(Plasma)
기체에 에너지를 가해 이온화된 상태 — 물질의 제4상태
구성: 전자, 양이온, 라디칼, 중성 분자, 광자
글로우 디스차지 & 파셴 곡선
저압 가스에 전압을 가하면 발광 방전 (형광등·네온사인 원리)
- X축: 압력 × 전극거리(P×d), Y축: 방전 시작 전압
- 곡선이 최소값을 가짐 — 너무 낮거나 높은 P×d에서는 방전 어려움
- 가벼운 원소일수록 이온화 에너지가 커서 플라즈마 만들기 어려움
DC vs RF 플라즈마
| 구분 | DC 글로우 | RF 글로우 |
| 전원 | 직류(DC) | 교류(RF) (13.56 MHz) |
| 절연체 사용 | 불가 | 가능 |
| 응용 | 일부 스퍼터링 | 식각, CVD, PVD 대부분 |
RF가 주류인 이유: 절연체 식각·증착 가능, 13.56 MHz는 ITU 산업용 허가 주파수
CCP vs ICP (HDP)
| 항목 | CCP | ICP (HDP) |
| 원리 | 평행 평판 전극 | 코일 자기장 유도 |
| 플라즈마 밀도 | 낮음 (10⁹~10¹⁰) | 높음 (10¹¹~10¹²) |
| 이온 에너지 제어 | 어려움 | 독립 제어 가능 |
| 응용 | 일반 식각, PECVD | 정밀 식각, HDP-CVD |
Self Bias (자기 바이어스) — RF 플라즈마의 핵심 개념
RF 플라즈마에서 이온의 충돌 에너지를 이용하기 위해 두 전극 간에 인위적으로 전위차를 만들어주는 현상
발생 원리:
- 전자는 양이온보다 훨씬 가벼워서 RF 진동을 빠르게 따라감
- 작은 전극(보통 웨이퍼 쪽)에 전자가 먼저 도달해 음전하가 쌓임
- 그 결과 자연스럽게 음의 DC 전위(Self-bias) 가 형성됨
활용:
- 양이온이 이 전위차로 가속되어 웨이퍼 표면을 수직으로 때림
- → 이방성 식각, 스퍼터링<의 동작 원리
- 별도 RF 바이어스를 인가해서 이온 에너지를 독립적으로 조절하기도 함 (ICP의 dual-frequency 구조)
플라즈마 사용 공정: 식각(RIE, ICP) · 증착(PECVD, PVD) · 세정 · 표면 처리
클린룸 & 유틸리티
클린룸: 입자·온습도·정전기를 엄격 제어
- 청정도(Class): 1m³ 중 0.5μm 이상 입자 수 (낮을수록 청정)
- 최첨단 팹: Class 1 ~ Class 10
- 온도 22 ± 1°C, 습도 45 ± 5%
- HEPA/ULPA 필터 + 천장→바닥 수직 단방향 흐름(Laminar Flow)
- 출입 시 방진복·에어샤워 필수
유틸리티: 초순수(DI Water, 18 MΩ·cm 이상) / 공정 가스 (MFC로 sccm 단위 제어) / 케미컬 / 배기 처리
배기 처리 방식: Burn(소각) / Wet(습식) / Dry(건식) / Plasma — 가스 특성에 따라 선택
4. 팹 8대 공정
웨이퍼 제조 → 산화 → 포토 → 식각 → 박막 증착 → 이온 주입 → 금속 배선 → 패키징/테스트
4-1. 포토 공정 (Photolithography) ⭐
빛으로 마스크의 회로 패턴을 웨이퍼에 전사하는 공정. 반도체에서 가장 중요하고 가장 비싼 공정.
공정 순서
HMDS → PR 도포(회전 도포) → Soft Bake → 정렬·노광 → PEB → 현상 → Hard Bake → 검사
- 장비: TRACK(도포·베이크·현상 자동화), STEPPER/SCANNER(노광)
- PEB: 화학 증폭형 PR 반응 촉진, 정재파(Standing Wave) 제거
- 노광 장비 변화: Contact → Proximity → Projection → Stepper → Scanner → EUV Scanner
스테퍼(Stepper) vs 스캐너(Scanner) — 마스크 비율과 노광 방식
1:1 노광 (옛 방식: Contact, Proximity)
- 마스크 크기 = 노광 영역
- 마스크와 웨이퍼를 거의 붙이고 한 번에 노광
- 단점: 마스크 손상, 회절로 해상도 한계
4:1 축소 투영 — Stepper ⭐
- 마스크가 실제 패턴의 4배 크기로 만들어짐
- 축소 렌즈로 1/4 크기로 웨이퍼에 투영 (=4:1 reduction)
- 마스크 제작이 4배 쉬워지고 결함 영향이 1/16로 줄어듦
- 한 번에 웨이퍼 전체가 아니라 한 필드(die 한 개 또는 여러 개) 만 노광
- 노광 → Step(다음 위치로 이동) → 노광 → … 반복 → 그래서 이름이 'Stepper'
Scanner (현재 주류, EUV도 이 방식)
- 4:1 축소 비율은 동일
- 마스크와 웨이퍼를 좁은 슬릿(slit)으로 동기화 스캔하며 노광
- 장점: 더 큰 필드, 균일도 우수, 렌즈 일부만 사용해 광학 부담↓
💡 정리: 1:1은 옛날 방식, 현대는 4:1 축소 + Stepper(스텝) 또는 Scanner(스캔). EUV는 모두 Scanner.
UV 광원 파장 변화
| 광원 | 파장 | 적용 노드 |
| g-line | 436 nm | ~0.5 μm |
| i-line | 365 nm | 0.35 μm |
| KrF | 248 nm | 250 ~ 130 nm |
| ArF | 193 nm | 90 ~ 65 nm |
| ArF Immersion | 193 nm (액침) | 45 ~ 7 nm |
| EUV | 13.5 nm | 7 nm 이하 |
감광액(PR)
- 주요 특성: 분해능 · 명암대비 · 감도 ⭐ (가장 중요한 3대 특성), 점도, 점착력, 식각 저항성
- 조성: 수지(Resin) + 감광제(PAC/PAG) + 용매 + 첨가제
- 종류: 포지티브(노광부 녹음, 현대 주류) vs 네거티브(노광부 굳음)
해상도와 초점심도 - 핵심 공식
R = k₁ × (λ / NA)
DoF = k₂ × (λ / NA²)
- λ: 광원 파장, NA: 개구수, k₁·k₂: 공정 상수
- λ↓ → R↑ (좋음)
- NA↑ → R↑, 단 DoF↓
- 해상도(R)는 작을수록 좋고, DoF는 클수록 좋음 — 서로 상충 관계
해상도 향상 3가지 방향
- λ 줄이기 → EUV 13.5nm
- NA 키우기 → ArF Immersion(물 사용, n=1.44), High-NA EUV(NA 0.55)
- k₁ 줄이기 → OPC, 멀티 패터닝(SADP, SAQP)
미세 패턴 기술
① ArF Immersion (액침 노광)
빛이 매질을 통과할 때 매질의 굴절률(n)에 따라 유효 파장이 달라진다는 점을 이용한 기술.
- NA = n × sin(θ) — 렌즈와 웨이퍼 사이를 공기(n=1)에서 물(n=1.44)로 바꾸면 NA가 그만큼 커짐
- 공기에서는 NA 약 0.93이 한계지만, 물을 채우면 NA 1.35까지 달성 가능
- 실효 파장: 193 nm / 1.44 ≈ 134 nm 효과
- 멀티 패터닝과 결합해 45nm부터 7nm까지 광범위하게 활용
- 단점: 물에 의한 결함(거품·입자) 제어가 까다롭고 광학계가 복잡
② OPC (Optical Proximity Correction, 광학 근접 보정)
패턴이 작아질수록 회절·간섭으로 실제 웨이퍼 패턴이 마스크 모양과 달라지는 현상을 미리 보정.
- 발생하는 왜곡 종류
- 모서리 라운딩: 사각형 모서리가 둥글어짐
- Line-end shortening: 선 끝이 짧아짐
- 선폭 변화 (MEEF): 주변 패턴 밀도에 따라 선폭이 달라짐
- 보정 방법: 마스크에 보조 패턴을 추가
- Hammer head (T자형): 선 끝 단축 보정
- Serif (모서리 돌출): 모서리 라운딩 보정
- SRAF (Sub-Resolution Assist Feature): 고립 패턴 옆에 미세한 보조 패턴 추가 — 노광은 안 되지만 회절 패턴을 보정
- 컴퓨터 시뮬레이션으로 마스크 디자인을 <u>사전 보정</u>해서 제작
③ SADP (Self-Aligned Double Patterning)
한 번 노광으로 만들 수 없는 미세 피치 패턴을 두 단계로 나눠 만드는 기법. EUV 도입 전 7~10nm 노드의 핵심 기술이었음.
🔑 핵심 아이디어: 추가 포토 공정의 PR 마스크 대신, Spacer를 만들어 이를 식각 마스크로 활용한다!
즉 두 번째 노광이 필요 없음 — 첫 노광으로 만든 패턴의 측벽에 자연스럽게 생기는 spacer가 새로운 마스크가 됨.
그래서 이름이 'Self-Aligned'.
핵심 과정 4단계:
- Mandrel(코어) 패턴 노광·식각 — 일반 노광으로 만들 수 있는 피치로 1차 패턴 형성
- Spacer 증착 — Mandrel 측벽에 얇은 박막을 균일하게 증착 후 이방성 etchback → 측벽에만 spacer 남음
- Mandrel 제거 — 측벽 spacer만 남고 코어는 사라짐
- Spacer를 마스크로 식각 → 최종 피치가 원래의 절반
- Self-align 방식이라 오버레이 오차가 없음 (가장 큰 장점)
- 한 번 더 반복하면 SAQP: 피치 1/4까지 가능
- 단점: 공정 스텝 수 2~4배 증가 → 비용·시간 부담
- → 그래서 EUV로 한 번에 그리는 게 궁극적 해결책
EUV vs ArF Immersion
| 파장 | 193 nm | 13.5 nm |
| 환경 | 대기 + 물 | 진공 |
| 광학계 | 굴절 렌즈 | 반사 미러 |
| 마스크 | 투과형 | 반사형 |
| 펠리클 | 사용 가능 | 사용 어려움 (광 흡수) |
| 비용 | 상대적 저렴 | 매우 고가 (1대 2,000억 원 이상) |
ASML이 EUV 장비 사실상 독점 공급
4-2. 식각 공정 (Etching)
종류
- 습식 식각(Wet): 액체 화학물질 — 등방성, 저비용
- 건식 식각(Dry): 플라즈마·반응성 가스 — 이방성, 정밀 (주류)
- Lift-Off: 옛 방식, 현재 거의 사용 안 함
- 다마신(Damascene): 절연막에 트렌치 파고 금속을 채운 뒤 CMP로 깎음 — 구리(Cu) 배선에 사용
주요 파라미터
- 식각 속도(Etch Rate), 균일도, 선택비(Selectivity), 이방성
- 식각 바이어스(Etch Bias): 마스크 패턴 폭과 실제 식각 폭의 차이
- 에치 스큐: 좌우 비대칭 식각
- 언더컷(Undercut): 마스크 아래로 옆 깎임 (습식·등방성에서 흔함)
Under / Over Etch
- Under Etch: 덜 깎임 → 잔류물 발생
- Over Etch: 더 깎임 → 하부막 손상
- 실제로는 약 10~30% 오버 에치를 줘서 잔류물 제거
이방성(Anisotropic) vs 등방성(Isotropic)
| 구분 | 이방성 | 등방성 |
| 식각 방향 | 수직 | 모든 방향 |
| 주로 | 건식(RIE) | 습식 |
| 패턴 정확도 | 우수 | 떨어짐 (언더컷) |
| 미세 패턴 | 적합 | 부적합 |
로딩 효과 (Loading Effect)
패턴 밀도·크기에 따라 식각 속도가 달라지는 현상
- Micro Loading: 패턴 크기(Size) 차이에 의한 식각 속도 차
- 좁은 트렌치 → 반응 가스 공급 부족 → 속도↓
- 종횡비가 클수록 심해짐 → ARDE (Aspect Ratio Dependent Etching)
- Macro Loading: 패턴 밀도(Density) 차이에 의한 식각 속도 차
- 패턴 밀집 영역 → 가스 소모↑ → 속도↓
→ 대책: 챔버 압력 · 가스 비율 · 시간 보정으로 튜닝
습식식각 (Wet Etching)
액체 화학물질이 표면과 화학 반응해 막을 녹임. 등방성이라 미세 패턴엔 부적합하지만 저비용·고속·고선택비가 강점.
주요 식각액
| 막질 | 식각액 | 특징 |
| SiO₂ | HF (불산) | 산화막 식각의 대표 |
| Si (이방성) | KOH, TMAH | (111)면 거의 안 깎임 → V-groove |
| Si₃N₄ | H₃PO₄ (열인산) | 고온(160°C) 사용 |
| Al | Phosphoric + Nitric + Acetic | Wet Al etchant |
| Cu | HNO₃, FeCl₃ | 옛 방식 (현재는 거의 다마신) |
→ 주 용도: 대면적 박막 제거(strip), 세정 직전 자연산화막 제거, 백사이드 식각
건식식각 (Dry Etching)
플라즈마와 반응 가스로 막을 깎는 방식. 이방성·정밀·고선택비로 현대 미세 공정 주류.
플라즈마 식각에 요구되는 특성
- 이방성: 수직 방향 식각 (선폭 정확도)
- 선택비: 다른 막 대비 목적 막을 잘 깎음
- 균일도: 웨이퍼 내·웨이퍼 간 일관성
- 식각 속도: 생산성
건식식각의 종류
| 종류 | 메커니즘 | 특징 |
| 물리적 (Sputter Etch) | 이온이 표면을 때려 물리적으로 떼냄 | 완벽한 이방성, 낮은 선택비 |
| 화학적 (Plasma Etch) | 라디칼이 표면과 반응해 휘발성 화합물 생성 | 등방성, 높은 선택비 |
| 복합 (RIE) | 물리+화학 동시 | 이방성과 선택비 동시 확보 |
공정 변수: 챔버 압력, 가스 종류·유량, RF 파워(Source·Bias 분리), 온도, 자기장
건식 식각 장비 비교
| 장비 | 플라즈마 밀도 | 특징 | 응용 |
| RIE (CCP) | 낮음 | 단순·저렴 | 일반 산화막·질화막 |
| ICP | 높음 | 소스/Bias 분리 제어 | 게이트, 메탈, HAR |
| ECR | 매우 높음 | 마이크로파 + 자기장 | 정밀 식각 |
| MERIE | 중간 | RIE + 자기장으로 밀도↑ | 중간 영역 |
식각 가스 종류 (목적 막에 따라)
| 식각 대상 | 가스 | 부산물 |
| SiO₂, Si₃N₄ | CF₄, CHF₃, C₄F₈ (불소계) | SiF₄ ↑ |
| Si, Poly-Si | SF₆, Cl₂, HBr | SiCl₄, SiBr₄ |
| Al | Cl₂, BCl₃ | AlCl₃ |
| W (텅스텐) | SF₆, NF₃ | WF₆ |
| 첨가 | O₂ (포토레지스트 제거), Ar (이온 충격) | — |
→ 핵심 원리: 휘발성 부산물을 만들어 펌프로 빼내는 것
건식식각 주요 사용 부위
- 게이트 패터닝 (Poly-Si)
- STI 트렌치 식각
- Contact / Via 홀
- 메탈 배선 식각
- DRAM 커패시터, NAND 채널홀(HAR 식각)
식각 공정 방식 비교
| 항목 | 습식 | 건식 |
| 식각제 | 액체 화학물질 | 플라즈마·가스 |
| 방향성 | 등방성 | 이방성 |
| 선택비 | 높음 | 중간~높음 |
| 미세 패턴 | 부적합 | 적합 |
| 비용 | 저렴 | 비쌈 |
| 처리량 | 빠름 | 보통 |
| 용도 | 대면적, 세정, 자연산화막 | 모든 패터닝 공정 주류 |
4-3. 박막 공정 (Thin Film Deposition)
박막의 중요성과 종류
박막(Thin Film)은 회로의 절연·도전·보호층을 형성하는 모든 막. 현대 칩에는 수십 층이 쌓임.
| 종류 | 예시 | 용도 |
| 절연막 | SiO₂, Si₃N₄, High-K (HfO₂) | 게이트, IMD, Passivation |
| 금속막 | Al, Cu, W, Ti, TiN, Co | 배선, 컨택, 배리어 |
| 반도체막 | Poly-Si, a-Si, SiGe | 게이트, 채널, Strained |
박막의 품질 지표
- 두께 균일성(Uniformity): 웨이퍼 내·간 일관성
- 단차 피복성(Step Coverage): 단차 위·옆·아래에 얼마나 균일하게 덮는가
- 갭 필링(Gap Filling): 좁고 깊은 홈을 빈 공간 없이 채우는가
- 막 밀도, 응력, 결정성
박막 공정 종류
물리적 증착 (PVD, Physical Vapor Deposition)
- 원리: 물리적으로 원자를 떼어내 웨이퍼에 증착
- 종류
- 스퍼터링(Sputtering): Ar+ 이온이 타겟을 때려 원자 튀어나옴 → 웨이퍼 증착
- 증발법(Evaporation): 재료 가열해 증발시켜 증착
- 장점: 빠름, 다양한 금속 가능, 저온
- 단점: 단차 피복성 낮음, 갭필 어려움
- 주 용도: 금속 배선(Al, Ti, TiN)
화학적 증착 (CVD, Chemical Vapor Deposition)
- 원리: 가스 전구체가 웨이퍼 표면에서 화학 반응해 막 형성
- 반응 예: SiH₄ + O₂ → SiO₂ + 2H₂
| CVD 종류 | 압력·온도특징용도 | 특징 | 용도 |
| APCVD | 대기압 | 빠름, 단차피복 낮음 | 옛 방식 |
| LPCVD | 저압, 고온 | 균일도·단차피복 우수 | Poly-Si, Si₃N₄ |
| PECVD | 저온 + 플라즈마 | 저온(<400°C) 가능 | IMD, Passivation |
| HDP-CVD | 고밀도 플라즈마 | 갭필 우수 | STI 갭필 |
| MOCVD | 유기금속 전구체 | 화합물 반도체용 | GaN, GaAs |
- 장점: 균일성·단차피복성 우수
- 단점: 고온 필요(LPCVD), 전구체 비쌈
원자층 증착 (ALD, Atomic Layer Deposition)
- 원리:한 원자층씩 자가제한적(Self-limiting)으로 증착
- 사이클: 전구체 A 주입 → 퍼지 → 전구체 B 주입 → 퍼지
- 장점: 극도의 정밀도, 완벽한 단차피복, 두께 제어성 최강
- 단점: 매우 느림 (사이클당 0.1~1Å)
- 주 용도: High-K(HfO₂), DRAM 커패시터, NAND 전하저장막
PVD / CVD / ALD 비교
| 항목 | PVD | CVD | ALD |
| 원리 | 물리 (충격) | 화학 (반응) | 화학 (자가제한) |
| 속도 | 빠름 | 보통 | 매우 느림 |
| 단차피복 | 낮음 | 좋음 | 완벽 |
| 두께 제어 | 보통 | 좋음 | 원자 단위 |
| 온도 | 저온 | 고온 (PECVD는 저온) | 중저온 |
| 응용 | 금속 배선 | 절연막 일반 | High-K, 캐패시터 |
DRAM·NAND 응용 예
- DRAM 커패시터: ALD HfO₂ (high-k 유전체) + TiN 전극
- NAND 전하저장: ALD Si₃N₄ (charge trap)
- NAND 워드라인 W: CVD 텅스텐
- 금속 배선: PVD TiN 배리어 + Cu 도금
4-4. 산화 공정 (Oxidation)
웨이퍼의 Si 표면을 산화시켜 SiO₂ 절연막을 만드는 공정.
산화막의 용도
- 게이트 절연막 (얇은 고품질)
- 필드 산화막(STI 이전 방식), 소자 분리막
- 이온 주입 마스크/방지막
- 하드마스크, Pad oxide
산화 vs 증착의 결정적 차이
| 구분 | 산화 | 증착(CVD) |
| 원료 | 웨이퍼의 Si 소비 | 외부 가스 |
| 두께 | 한 두께만큼 Si가 줄어듦 | Si 그대로 |
| 막 품질 | 매우 우수(고밀도, 결함 적음) | 보통 |
| 위치 | Si 표면에서만 가능 | 어디든 |
산화막 두께의 약 44%는 원래 Si 표면 아래, 56%는 위로 자람
건식 산화 vs 습식 산화
| 구분 | 건식 (Dry) | 습식 (Wet) |
| 가스 | O₂ | H₂O 증기 |
| 반응 | Si + O₂ → SiO₂ | Si + 2H₂O → SiO₂ + 2H₂ |
| 속도 | 느림 | 빠름 (5~10배) |
| 막 품질 | 고품질 (게이트용) | 보통 (필드용) |
| 용해도 | H₂O가 Si에서 용해도 ↑ → 두꺼운 막 가능 | |
| 두께 | 얇은 막 | 두꺼운 막 |
산화 레시피 예
- 게이트 산화막: Dry O₂, 850~1000°C, ~수 nm
- 필드 산화막: Wet steam, 1000~1100°C, ~수백 nm
할로젠 산화 (Halogen Oxidation)
- HCl 또는 TCA를 O₂에 첨가
- 금속 오염물 제거 (Cl이 금속과 결합해 휘발)
- → 산화막 품질과 신뢰성 향상
산화막 결함
- 계면 결함(Interface Trap): Si-SiO₂ 경계의 비결합 결합
- 댕글링 본드(Dangling Bond): 짝을 못 찾은 Si 결합 → VT 변동, 누설전류
- 대책: H₂ 어닐링으로 댕글링 본드를 -OH/-H로 종단
산화 장비
- 수평 퍼니스(Horizontal Furnace): 옛 방식, 작은 웨이퍼
- 수직 퍼니스(Vertical Furnace): 현재 주류, 300mm 웨이퍼, 회전 가능 → 균일도↑
- RTP(Rapid Thermal Processing): 초박막용, 매우 짧은 시간 고온
라디칼 산화 (Radical Oxidation)
- 플라즈마로 활성 산소 라디칼 생성
- 저온에서도 가능 (~700°C)
- 미세 패턴, 3D 구조에 균일하게 산화 가능
4-5. 이온주입 공정 (Ion Implantation)
도펀트(P, B 등)를 이온 형태로 가속해 웨이퍼에 박아넣는 공정.
도핑 방식 두 가지
| 방식 | 원리 | 현재 사용 |
| 확산(Diffusion) | 고온에서 도펀트가 농도차로 침투 | 거의 안 씀 (Pre-deposition + Drive-in) |
| 이온 임플란트 | 이온을 가속해 충돌 주입 | 현재 표준 |
이온 임플란트 원리
이온 소스 → 분석 자석(Mass Analyzer) → 가속부 → 빔 스캔 → 웨이퍼
- 분석 자석(Analyzer Magnet): 같은 m/q 값 이온만 선별 → 순수도 보장
- 가속부: 에너지 조절 (수 keV ~ 수 MeV)
- 빔 스캔: 웨이퍼 전체 균일 주입
핵심 변수
- 에너지 ↑ → 깊이 ↑ (수십 nm ~ 수 μm)
- 도즈(Dose): 단위 면적당 이온 수 (cm⁻²)
- 도펀트별 깊이 분포: 가우시안 형태 (Rp = 평균 깊이, ΔRp = 분포 폭)
적용 예
| 영역 | 도펀트 | 에너지 | 도즈 |
| Deep Well | P, B | 높음 (~MeV) | 중간 |
| N-Well / P-Well | P / B | 중간 | 중간 |
| V<sub>T</sub> Adjust | B, P | 낮음 | 낮음 |
| LDD | P, As | 낮음 | 낮음 |
| S/D | As, BF₂ | 낮음 | 매우 높음 (10¹⁵) |
주요 이슈: 채널링(Channeling)
이온이 결정 격자 방향과 일치하면 깊숙이 침투하는 현상 → 깊이 분포 불균일
방지 방법
- 웨이퍼 틸팅(~7°): 결정 격자에 비스듬히 입사
- Dummy Oxide Layer: 표면에 비정질 산화막 → 이온 랜덤화
- Pre-amorphization: Ge 등으로 표면 비정질화
어닐링(Annealing) — 후처리 필수
이온 주입 시 결정 격자 손상 발생 → 어닐링으로 복구
- 격자 손상 복구
- 도펀트 활성화 (격자 자리로 이동해야 캐리어 역할)
- 방식: RTA(Rapid Thermal Annealing, ~수 초), Furnace Annealing, Laser Annealing
도핑층 측정
- SIMS (Secondary Ion Mass Spectrometry): 깊이별 농도 프로파일
- 4점 프로브(Four-Point Probe): 면저항(Sheet Resistance) → 활성화 도즈 추정
- SRP (Spreading Resistance Profiling): 깊이별 저항
4-6. 배선 공정 (Metallization)
배선의 중요성
- 트랜지스터 자체보다 배선의 RC delay가 칩 속도의 병목
- 미세화 → 배선 단면적 ↓ → 저항 ↑ → 신호 지연 ↑ → 저저항 재료 필수
배선 공정 구성
컨택 → 1st Metal → Via1 → 2nd Metal → Via2 → … → Top Metal → Passivation
- 컨택(Contact): Si ↔ 1차 금속 연결 (보통 W 사용)
- 비아(Via): 금속 ↔ 금속 (상하부) 연결 (Cu 또는 W)
실리사이드(Silicide) 공정
게이트 폴리·S/D 위에 금속 실리사이드(TiSi₂, CoSi₂, NiSi)를 만들어 접촉 저항을 낮춤.
순서: 금속 증착 → 1차 어닐 → 미반응 금속 제거 → 2차 어닐 (Salicide = Self-Aligned Silicide)
텅스텐(W) 플러그 — 컨택용
- 재료: 갭필 능력 우수, 고온·고전류 안정성
- 컨택홀에 W를 채워 Si와 1차 금속 연결
- 공정 순서: Ti/TiN 배리어 증착 → W CVD 증착 → CMP 평탄화
알루미늄(Al) vs 구리(Cu) 비교
| 항목 | Al | Cu |
| 비저항 (μΩ·cm) | 2.7 | 1.7 (낮음) |
| EM 내성 | 약함 | 강함 |
| 식각 | RIE 가능 | 식각 어려움 → 다마신 사용 |
| 도금 | 어려움 | 전해도금(ECD) 가능 |
| 현재 | 옛 방식 | 현재 주류 |
Al 배선의 문제점
- Junction Spike: 고온에서 Al이 Si로 확산 → 접합 파괴
- Hillock: 열응력으로 Al 표면이 돌출
- EM (Electromigration): 전류로 인한 Al 원자 이동 → 단선·단락
EM은 미세화될수록 심각 → Cu 배선 전환의 결정적 이유
구리(Cu) 배선 공정 — 다마신(Damascene)
Cu는 식각이 어려워 반대 방식으로 진행:
Single Damascene (싱글)
- 절연막 증착
- 트렌치 식각
- 배리어 메탈(TaN/Ta) PVD
- Cu 시드층 PVD
- Cu 전해도금(ECD) — 트렌치를 Cu로 채움
- CMP로 표면 평탄화 (트렌치 안에만 Cu 남음)
Dual Damascene (듀얼): 비아 + 트렌치를 한 번에 식각·도금 → 공정 스텝 단축
Cu 전해도금 (ECD)
- 전해액: CuSO₄ + H₂SO₄ + 첨가제(Accelerator, Suppressor, Leveler)
- 첨가제로 Bottom-up Fill 유도 → 빈 공간 없이 채움
차세대 배선 재료
- Co (코발트): 미세 노드 컨택/비아용
- Ru (루테늄): 배리어리스 배선 후보
- 그래핀, 카본나노튜브: 연구 단계
4-7. CMP 공정 (Chemical Mechanical Polishing)
평탄화 방법
| 방법 | 원리 | 힌계 |
| Etch back | 전면 식각 | 평탄도 제한 |
| Reflow | 가열로 흐름 유도 | BPSG 등 일부만 |
| Polyimide coating | 폴리머로 채움 | 영구막 X |
| CMP | 화학+기계 연마 | 현대 표준 |
CMP 원리
화학적 반응(슬러리)이 표면을 약화 + 기계적 마찰(패드)이 깎아냄
→ 둘이 동시에 작용해야 정밀한 평탄화 가능 (Synergy)
CMP 장비 구성
- Polishing Pad (회전)
- Wafer Carrier (압력·회전)
- Slurry 공급 노즐
- Conditioner (다이아몬드 디스크): 패드 표면 재생
CMP 종류
| 종류 | 대상 | 막슬러리 |
| Oxide CMP | SiO₂ (STI, ILD, IMD) | SiO₂ 또는 CeO₂ 연마제 + KOH |
| Metal CMP | W, Cu, Al | Al₂O₃ 연마제 + 산화제(H₂O₂) |
| Poly CMP | Poly-Si | 알칼리 슬러리 |
CMP 슬러리 구성
- 연마제(Abrasive): SiO₂, CeO₂, Al₂O₃ — 기계적 마찰 담당
- 용제(Chemical): KOH(산화막), H₂O₂(금속) — 화학 반응 담당
- 첨가제: 분산제, pH 조절제, 부식 방지제
공정 변수 & 파라미터
- 압력, 회전 속도, 슬러리 유량, 패드 컨디셔닝
- 연마 속도(Removal Rate) = 압력 × 속도 (Preston's Equation)
- 평탄도, 균일도, 연마 선택비
CMP 결함과 대책
| 결함 | 원인 | 대책 |
| Dishing | 넓은 금속이 더 깎임 (오목) | 슬러리 선택비 조정 |
| Erosion | 패턴 밀집 영역 전체가 깎임 | 더미 패턴 추가 (DFM) |
| Scratch | 큰 입자가 표면을 긁음 | 슬러리 필터링 |
| Particle / Chemical Contamination | 잔류물 | Post-CMP 세정 강화 |
Post-CMP Cleaning
CMP 후 세정은 필수 — 슬러리 입자·화학물질이 다음 공정 품질에 직격타
- Brush cleaning + Megasonic (초음파) + DI 린스
4-8. 세정 공정 (Cleaning)
목적
입자·금속·유기물·자연산화막 제거 → 다음 공정의 품질 보장
웨이퍼 오염 종류
| 오염원 | 영향 | 예시 |
| 파티클 | 결함, 단선·단락 | 먼지, 슬러리 잔류 |
| 금속 이온 | 누설전류↑, 수명↓ | Fe, Cu, Ni |
| 유기물 | 박막 결합 불량 | PR 잔류, 기름 |
| 자연 산화막 | 접촉 저항↑ | 대기 노출 시 Si 표면 SiO₂ |
세정 공정의 종류
| 구분 | 용도 |
| 습식 세정 | 입자·금속·유기물 제거의 주력 |
| 건식 세정 | 자연산화막·유기물(플라즈마/UV) |
습식 세정 방식
- 딥(Dip) 방식: 케미컬 탱크에 담금 — 처리량↑
- 스프레이(Spray) 방식: 분사 — 케미컬 사용량↓, 균일도↑
RCA 세정 — 습식 세정의 표준
| 단계 | 케미컬 | 주 목적 |
| SC-1 | NH₄OH + H₂O₂ + H₂O | 입자·유기물 제거 |
| SC-2 | HCl + H₂O₂ + H₂O | 금속 이온 제거 |
| Piranha | H₂SO₄ + H₂O₂ | 유기물·PR 제거 |
| HF Dip | HF + H₂O | 자연산화막 제거 |
습식 세정의 한계
- 케미컬·DI Water 소모 많음
- 미세 패턴은 모세관력으로 패턴 무너짐 (Pattern Collapse)
- 폐수 처리 부담
건조 (Drying)
- IPA(이소프로필알코올) 마란고니 건조 — 표면장력 차이 이용
- 스핀 드라이 (회전 원심력)
건식 세정
- 장점: 케미컬 사용량↓, 폐수↓, 미세 패턴 손상↓
- 단점: 입자 제거 어려움
| 종류 | 제거 대상 | 방식 |
| 플라즈마(Ashing) | 유기물(PR) | O₂ 플라즈마 |
| UV/오존 | 유기물 | UV로 오존 생성·산화 |
| NF₃ Remote Plasma | 자연산화막 | 화학적 식각 |
→ 플라즈마 세정이 가장 중요 (PR 제거 = Ashing 공정)
습식 vs 건식 세정 비교
| 항목 | 습식 |
건식 |
| 입자 제거 | 우수 | 약함 |
| 미세 패턴 손상 | 위험 | 적음 |
| 처리량 | 빠름 | 보통 |
| 비용 | 케미컬·폐수↑ | 가스 비용↑ |
| 추세 | 점차 축소 | 증가 (특히 미세 노드) |
목차 5. 팹 공정 기타
측정 및 검사가 중요한 이유
매 공정 후 측정·검사로 품질 확인이 안 되면 수율 폭락. 검사 비용이 전체 팹 운영비의 상당 부분.
공정별 주요 검사 항목
| 공정 | 측정 항목 |
| 포토 | CD, 오버레이, PR 두께 |
| 식각 | 식각 깊이, 프로파일, 잔류물 |
| 박막 증착 | 두께, 균일도, 굴절률 |
| 이온 주입 | 도즈, 깊이 (SIMS) |
| CMP | 평탄도, 두께, Dishing |
| 배선 | 저항, EM |
검사 장비 종류
| 장비 | 측정 | 원리 |
| 광학 현미경 | 표면 결함 | 가시광 |
| SEM | 미세 패턴, 단면 | 전자빔 |
| TEM | 원자 단위 구조 | 투과 전자빔 |
| AFM | 표면 굴곡 (3D) | 미세 탐침 |
| 엘립소미터 | 박막 두께·굴절률 | 편광 |
| XRF / XRD | 막 성분·결정성 | X선 |
| SIMS | 깊이별 농도 | 2차 이온 분석 |
| 4-Point Probe | 면저항 | 전기 측정 |
파티클 검사
- 레이저 산란으로 표면 입자 카운팅 (예: KLA-Tencor)
- 위치·크기·개수 맵으로 출력
PCM 테스트 (Process Control Monitoring)
웨이퍼 가장자리·중앙에 만든 테스트 패턴으로 전기적 특성 확인
- VT, Idsat, Ioff, 저항, 커패시턴스 등
MOSFET 전기적 특성
- 문턱전압(VT): ON되는 게이트 전압
- 포화전류(ID,sat): ON 상태 최대 전류 — 속도
- 누설전류(Ioff): OFF 상태 전류 — 전력
- → 이 3가지로 트랜지스터 품질 평가
프로세스 윈도우 & 웨이퍼 맵
- 프로세스 윈도우: 두 가지 변수(예: 노광 시간 vs 포커스)에 따라 양품이 나오는 범위
- 웨이퍼 맵: 웨이퍼 위치별 양품/불량 분포 시각화 → 공정 문제 진단
수율(Yield) & 신뢰성(Reliability)
- 수율: 한 웨이퍼당 양품 칩 비율 — 직접적 수익 지표
- 신뢰성: 시간이 지나도 정상 동작하는가
- WLR (Wafer Level Reliability): 웨이퍼 상태로 가속 시험
- PLR (Package Level Reliability): 패키지 후 시험
- 항목: HCI, TDDB, NBTI, EM 등
불량 분석 (Failure Analysis)
- 불량 위치 발견 → SEM/TEM 단면 → 원인 규명 → 공정 개선
- 미세 노드일수록 단일 결함이 칩 전체를 죽임
1주차 반도체 개론에 이어 2주차에서는 반도체의 공학 기초에 대해 학습하였습니다!
물성 이론부터 실제 팹의 공정까지, 처음 보면 용어 하나하나가 낯설지만 큰 흐름을 잡고 나면 결국 "전자/정공을 어떻게 만들고, 어떻게 움직이게 하느냐" 그리고 "미세화의 한계를 어떻게 돌파하느냐"로 모든 게 연결되는 것 같습니다.
다음 주 주제는 반도체 설계 및 소자이론 입니다.
- 이번 주에 배운 소자(MOSFET, BJT) 가 회로에서 어떻게 동작하는지
- 트랜지스터 모델링, 소자 파라미터, I-V 특성의 디테일
- 회로 설계로 이어지는 핵심 개념들
다음주는 개념 위주의 회고에 대해 진행해보겠습니다!
읽어주셔서 감사합니다 🙇♀️