안녕하세요!
오늘은 3주차 5월18일부터 26일 6일 간 진행된
반도체 설계 및 소자이론 입니다. 🙊
지난 주까지가 "반도체는 무엇이고, 어떻게 만드는가(물성,공정)"였다면, 이번 주는 그걸로 실제 회로와 소자를 어떻게 설계하고 동작시키는가를 다루었습니다. 설계 Flow부터 CMOS, 논리회로, PN접합, 메모리반도체, 시스템 반도체, 전력 반도체까지 공부해보았습니다!
<목차>
1. 반도체 설계 Flow
2. CMOS 트랜지스터 구조 및 특징
3. 논리 회로 정의 및 종류
4. PN 접합(PN Junction) & 공핍 영역(Depletion Region)
5. 메모리 반도체 구조
6. 메모리 반도체 동작 원리
7. 시스템 반도체 구조
8. 시스템 반도체 동작 원리 & 소자/아날로그/전력 반도체
목차 1. 반도체 설계 Flow
칩 하나가 나오기까지 설계는 "기능을 정의 → 회로로 구현 → 물리적 형태로 변환 → 마스크 제작"의 큰 흐름을 따름.
1-1. 집적회로(IC) 설계 흐름
| 단계 | 내용 |
| 사양 정의(Spec) | 칩이 수행할 기능·성능·전력·면적(PPA) 목표 설정 |
| 아키텍처 설계 | 블록 단위 구조 설계 (CPU, 메모리, I/O 등) |
| RTL 설계 | HDL(Verilog/VHDL)로 동작을 코드로 기술 |
| 논리 합성(Synthesis) | RTL → 게이트 레벨 네트리스트로 변환 |
| 검증(Verification) | 시뮬레이션으로 기능·타이밍 확인 |
| 물리 설계(P&R) | 배치(Placement)/배선(Routing) → 레이아웃 |
| 사인오프(Sign-off) | DRC/LVS 등 최종 검증 후 마스크 제작 의뢰 |
💡 PPA(Performance, Power, Area)는 설계 전 과정을 관통하는 핵심 지표.
1-2. 레이아웃(Layout)
- 정의: 회로(트랜지스터·배선)를 실제 웨이퍼 위에 올릴 2D 평면 도면으로 변환하는 작업
- 각 층(Layer)을 다각형(Polygon)으로 그림 → 액티브, 게이트(폴리), 컨택, 메탈 등
- 검증 항목
- DRC(Design Rule Check): 공정에서 정한 최소 선폭·간격 규칙 위반 검사
- LVS(Layout vs Schematic): 레이아웃이 회로도와 일치하는지 검사
- ERC, Antenna, DFM 등 추가 검증
1-3. 포토마스크(Photomask)
- 정의: 레이아웃 패턴을 웨이퍼에 전사하기 위한 원판 (유리+크롬 패턴)
- 노광(Photo) 공정에서 빛을 통과/차단시켜 회로 패턴을 웨이퍼에 새김
- 층(Layer) 하나당 마스크 1장 → 미세 공정일수록 마스크 수십 장 필요
- OPC(Optical Proximity Correction): 빛의 회절로 패턴이 뭉개지는 걸 보정하기 위해 마스크 패턴을 미리 왜곡시켜 그림
목차 2. CMOS 트랜지스터 구조 및 특징
2-1. 트랜지스터와 MOSFET
- 트랜지스터(Transistor): 전기 신호를 증폭·스위칭하는 3단자 소자
- MOSFET(Metal-Oxide-Semiconductor FET): 게이트 전압으로 채널을 만들어 전류를 제어하는 전계효과 트랜지스터
- G(Gate): 채널 형성 제어
- S(Source) / D(Drain): 캐리어의 출입구
- B(Body/Substrate): 기판
- NMOS: 전자가 캐리어 → 빠름 / PMOS: 정공이 캐리어 → 느림
- CMOS: NMOS + PMOS 상보적 결합 → 한쪽만 켜져 정적 소비전력 ≈ 0 → 저전력의 핵심
2-2. MOSFET 밴드 다이어그램
- 게이트 전압에 따라 반도체 표면의 에너지 밴드가 휘면서(Band Bending) 동작 영역이 결정됨.
| 영역 | 게이트 전압(NMOS 기준) | 표면 상태 |
| 축적(Accumulation) | VG < 0 | 다수 캐리어(정공)가 표면에 쌓임 |
| 공핍(Depletion) | VG ≈ 0~VT | 캐리어가 밀려나 공핍층 형성 |
| 반전(Inversion) | VG > VT | 소수 캐리어(전자)가 모여 채널 형성 → ON |
반전이 일어나는 순간의 게이트 전압이 바로 문턱전압(VT)
2-3. MOS 커패시터 C-V 곡선
- MOS 구조는 게이트-산화막-반도체로 이뤄진 커패시터로 볼 수 있음.
- 게이트 전압을 바꾸며 정전용량(C)을 측정 → C-V 곡선으로 소자 특성 분석
| 구간 | 정전용량 | 의미 |
| 축적 | 최대 (C = C_ox) | 산화막 용량만 작용 |
| 공핍 | 감소 | 공핍층이 직렬로 추가됨 |
| 반전 | (저주파) 회복 / (고주파) 최소 유지 | 측정 주파수에 따라 다름 |
💡 C-V 곡선으로 산화막 두께, 도핑 농도, 계면 결함(Interface Trap), 플랫밴드 전압 등을 알아낼 수 있어 소자 평가의 기본 도구임.
2-4. MOSFET 성능 개선 — Strained Si
- 원리: 실리콘 결정에 인위적 변형(Strain) 을 주면 격자 간격이 바뀌어 캐리어 이동도가 향상됨
- NMOS: 인장 응력(Tensile) → 전자 이동도 ↑
- PMOS: 압축 응력(Compressive, 보통 SiGe Source/Drain 사용) → 정공 이동도 ↑
- 결과: 동일 전압에서 더 큰 구동 전류 → 속도 향상
2-5. 숏 채널 이펙트(Short Channel Effect, SCE)
채널 길이가 짧아지면서 생기는 부작용들.
| 현상 | 내용 |
| DIBL | 드레인 전압이 채널을 직접 제어해 VT가 낮아짐 |
| 펀치스루(Punch-through) | S/D 공핍층이 맞닿아 게이트 제어 상실 |
| VT 롤오프 | 채널 짧아질수록 문턱전압 감소 |
| 핫 캐리어 효과 | 고전계로 가속된 캐리어가 산화막 손상 |
| 누설 전류(Leakage) 증가 | 서브스레숄드 누설·게이트 터널링 ↑ |
→ 이 문제들이 미세화의 벽이 되었고, HKMG → FinFET → GAA로 이어지는 구조 혁신의 동기가 됩니다.
2-6. MOSFET 문턱전압(VT)
- 정의: 채널이 형성되어 소자가 켜지기 시작하는 최소 게이트 전압
- 조절 인자
- 게이트 산화막 두께 (얇을수록 VT ↓, 제어력 ↑)
- 기판 도핑 농도 (높을수록 VT ↑)
- 게이트 전극 일함수
- 바디 효과(Body Effect): 기판 바이어스로 VT 변화
2-7. 게이트 전극 재료 변화 & HKMG
- 과거: 게이트 = 폴리실리콘(Poly-Si), 절연막 = SiO₂
- 문제: 미세화로 SiO₂가 너무 얇아지면 게이트 터널링 누설 폭증, 폴리실리콘은 공핍 현상으로 성능 저하
- HKMG(High-K Metal Gate) 해결책
- High-K 절연막(HfO₂ 등): 유전율이 높아 물리적으로 두껍게 만들어도 같은 전기적 효과 → 누설 ↓
- Metal Gate: 폴리실리콘 공핍 문제 제거, 일함수 조절로 VT 튜닝 용이
- 적용 시점: 약 28nm 공정부터 도입
💡 "전기적으로는 얇게(성능), 물리적으로는 두껍게(누설 방지)" — HKMG의 핵심.
2-8. CMOS 인버터 레이아웃
- 가장 기본적인 CMOS 논리 게이트가 인버터(NOT)
- 구조: 위쪽 PMOS(Pull-up) + 아래쪽 NMOS(Pull-down)
- 입력 0 → PMOS ON → 출력 1 / 입력 1 → NMOS ON → 출력 0
- 레이아웃에서 PMOS는 N-well 안에, NMOS는 P-substrate에 배치
- PMOS 폭(W)을 NMOS의 2~3배로 키워 상승/하강 속도 균형을 맞춤 (정공 이동 메커니즘이 전자에 비해 2.7배 느려서)
목차 3. 논리 회로 정의 및 종류
3-1. 논리 회로(Logic Circuit)
- 정의: 0과 1의 디지털 신호를 입력받아 논리 연산을 수행하는 회로
- 조합 논리회로: 현재 입력만으로 출력 결정 (AND, OR, 가산기, MUX 등)
- 순차 논리회로: 입력 + 과거 상태(기억) 로 출력 결정 (플립플롭, 카운터 등)
3-2. 논리 회로 법칙(불 대수, Boolean Algebra)
| 법칙 | 내용 |
| 교환·결합·분배 법칙 | 일반 대수와 유사 |
| 항등 법칙 | A·1=A, A+0=A |
| 보수 법칙 | A·A'=0, A+A'=1 |
| 드모르간 법칙 | (A·B)' = A'+B', (A+B)' = A'·B' |
| 흡수 법칙 | A+(A·B)=A |
💡 드모르간 법칙은 NAND/NOR만으로 모든 논리를 구현할 수 있게 해주는 핵심 원리
3-3. CMOS 논리 게이트의 종류와 특성
| 게이트 | 기능 | 특징 |
| NOT(인버터) | 반전 | 가장 기본, PMOS+NMOS 1쌍 |
| NAND | AND 반전 | CMOS의 기본 빌딩블록, 구현 효율 좋음 |
| NOR | OR 반전 | PMOS 직렬이라 NAND보다 느린 편 |
| AND/OR | 논리곱/합 | NAND/NOR + 인버터로 구성 |
| XOR/XNOR | 배타적 논리 | 가산기·비교기에 필수 |
- 구조 원리: Pull-up 네트워크(PMOS) + Pull-down 네트워크(NMOS)가 상보적으로 동작
- NAND가 NOR보다 선호되는 이유: PMOS(정공, 느림)를 병렬로 배치할 수 있어 속도/면적 유리
3-4. 순차 회로(Sequential Circuit)
- 정의: 클록(Clock)에 맞춰 상태를 저장하고 갱신하는 회로 → "기억"이 핵심
- 래치(Latch): 레벨 트리거 (클록이 HIGH인 동안 통과)
- 플립플롭(Flip-Flop): 에지 트리거 (클록의 상승/하강 순간에만 동작)
3-5. 플립플롭의 종류
| 종류 | 특징 |
| SR FF | Set/Reset, 금지 입력(1,1) 존재 |
| D FF | 입력 D를 클록에 맞춰 그대로 저장 → 가장 많이 사용 |
| JK FF | SR의 금지 입력 문제 해결, (1,1)=토글 |
| T FF | 토글, 클록마다 출력 반전 → 카운터에 사용 |
💡 실무 디지털 회로의 레지스터는 대부분 D 플립플롭 기반
목차 4. PN 접합(PN Junction) & 공핍 영역(Depletion Region)
4-1. 다이오드(Diode)란?
- 정의: 한 방향으로만 전류를 흘리는 2단자 소자
- P형과 N형을 접합하면 경계에서 캐리어가 확산/재결합하며 공핍 영역(Depletion Region) 이 형성
- 공핍 영역에는 내부 전위 장벽(Built-in Potential) 이 생겨 추가 확산을 막음
4-2. PN 접합 다이오드 — 역할 및 동작 특성
- 순방향(Forward): P에 (+), N에 (−) → 장벽 낮아짐 → 전류 흐름 (Si 기준 약 0.7V부터)
- 역방향(Reverse): P에 (−), N에 (+) → 공핍층 넓어짐 → 전류 거의 차단 (미세 누설만)
- 항복(Breakdown): 역전압이 너무 크면 급격히 전류가 흐름 (애벌런치/제너 항복)
| 동작 | 캐리어 거동 | 전류 |
| 순방향 | 장벽 ↓, 다수캐리어 주입 | 지수적 증가 |
| 역방향 | 공핍층 ↑ | 거의 0 (포화 누설) |
| 항복 | 공핍층 내 캐리어 증식 | 급증 |
4-3. 주요 다이오드 종류
① PN 접합 다이오드
- 가장 기본형. 정류(AC→DC), 스위칭 등에 사용
② 쇼트키 배리어 다이오드(Schottky Barrier Diode)
- 금속–반도체 접합으로 형성 (PN 접합 아님)
- 특징: 순방향 전압 강하 낮음(~0.2~0.3V), 스위칭 속도 매우 빠름
- 이유: 소수 캐리어 축적이 없어 역회복 시간(Reverse Recovery) 이 거의 0
- 용도: 고속 스위칭, 전원 회로, RF
③ 임팩트(IMPATT) 다이오드
- IMPATT = Impact Ionization Avalanche Transit Time
- 애벌런치 항복 + 캐리어 주행 시간 지연을 이용해 음의 저항 특성 발생
- 용도: 마이크로파(밀리미터파) 고주파 발진기
④ 제너 다이오드(Zener Diode)
- 역방향 항복을 의도적으로 이용하는 다이오드
- 항복 영역에서 전압이 일정하게 유지 → 정전압(전압 기준) 소자
- 제너 항복(낮은 전압, 터널링) vs 애벌런치 항복(높은 전압, 충돌 이온화)
- 용도: 전압 레퍼런스, 과전압 보호
💡 일반 다이오드는 "역방향=차단"이지만, 제너는 "역방향 항복=정상 동작"이라는 점이 차이
목차 5. 메모리 반도체 구조
5-1. 메모리 반도체란?
- 정의: 데이터를 저장/읽기/쓰기하는 반도체
- 휘발성(Volatile): 전원 꺼지면 데이터 소멸 → DRAM, SRAM
- 비휘발성(Non-volatile): 전원 꺼져도 유지 → NAND/NOR 플래시
5-2. DRAM 구조
- 셀 구조: 1T1C (트랜지스터 1개 + 커패시터 1개)
- 커패시터에 충전된 전하 유무(1/0)로 데이터 저장
- 장점: 셀이 작아 집적도 높음(고용량) / 단점: 전하가 새어 주기적 리프레시(Refresh) 필요
5-3. 3D DRAM
- 평면(2D) 미세화의 한계로 셀을 수직으로 쌓는 구조 연구 활발
- 커패시터 면적 확보 + 집적도 향상이 목표
- 차세대 DRAM의 핵심 방향 (수직 채널 트랜지스터, 적층 커패시터 등)
5-4. SRAM 구조
- 셀 구조: 6T (트랜지스터 6개, 인버터 2개를 교차 연결한 래치)
- 전원만 있으면 상태 유지 → 리프레시 불필요
- 장점: 매우 빠름, 저전력 동작
- 단점: 셀 크기 커서 집적도 낮음, 비쌈
- 용도: CPU 캐시 메모리
5-5. NAND 플래시 구조
- 셀 구조: 플로팅 게이트(또는 Charge Trap)에 전하를 가둬 데이터 저장 → 비휘발성
- 셀을 직렬(String) 로 연결 → 집적도 ↑ (NOR는 병렬, 빠르지만 저집적)
- 저장 방식: SLC(1bit) → MLC(2) → TLC(3) → QLC(4) → 셀당 비트 ↑, 용량 ↑, 수명·속도 ↓
5-6. 3D NAND 플래시
- 셀을 수직으로 적층(현재 SK하이닉스 321단)해 면적당 용량을 폭발적으로 증가
- 평면 미세화 한계를 "쌓기"로 돌파한 대표 사례
- CTF(Charge Trap Flash) 구조를 주로 사용
목차 6. 메모리 반도체 동작 원리
6-1. DRAM 동작 — Write / Read
- Write: 워드라인(WL) 활성화 → 트랜지스터 ON → 비트라인(BL) 전압을 커패시터에 충/방전
- Read: WL 활성화 → 커패시터 전하가 BL로 공유 → 미세한 전압 변화를 센스 앰프(Sense Amp) 가 증폭해 판독
- 파괴적 읽기(Destructive Read): 읽으면 전하가 빠져나가므로 읽은 뒤 재기록(Restore) 필요
6-2. DRAM 문제점 & 특성 개선
| 문제점 | 개선 방향 |
| 전하 누설 → 리프레시 필요 | 누설 적은 셀 트랜지스터, 리프레시 주기 최적화 |
| 커패시터 면적 확보 어려움 | 고종횡비(High Aspect Ratio) 셀, High-K 유전체 적용 |
| 셀 간 간섭 | 셀 격리 강화, 3D 구조화 |
| 로우해머(Row Hammer) | ECC, 리프레시 관리 알고리즘 |
6-3. SRAM 동작
- 교차 결합된 두 인버터가 안정 상태 2개(0/1) 를 유지하는 래치 구조
- Write: 비트라인(BL, BL_bar)으로 원하는 값을 강제 주입
- Read: 셀 상태를 BL로 읽어 센스 앰프로 판독 (비파괴적)
- 전원 유지되는 한 데이터 보존 → 빠르고 안정적
6-4. NAND 플래시 동작
- Program(쓰기): 높은 게이트 전압으로 전자를 터널링(FN Tunneling) 시켜 저장 영역에 주입
- Erase(지우기): 반대 전압으로 전자를 빼냄 → 블록 단위로만 가능
- Read: 문턱전압 변화를 감지해 저장된 비트 판독
- 특징: 쓰기는 페이지 단위, 지우기는 블록 단위 → "덮어쓰기 불가, 지우고 다시 쓰기"
6-5. 3D NAND 공정 이슈와 해결책
| 이슈 | 해결책 |
| 고종횡비 식각(Etch) 어려움 | 고선택비 식각 가스, 멀티스텝 식각 |
| 적층 균일도/스트레스 | 박막 증착 정밀 제어, 스트레스 보상층 |
| 셀 간 전하 간섭 | CTF 구조로 전하 국소화 |
| 단수 증가 한계 | 더블 스택(Wafer Bonding) 기술 |
6-6. 플래시 메모리 수명 향상 방향
- 웨어 레벨링(Wear Leveling): 특정 블록에 쓰기 집중되지 않게 분산
- ECC(오류 정정) 강화
- 오버프로비저닝: 여유 용량 확보로 쓰기 부담 분산
- 가비지 컬렉션 최적화로 불필요한 쓰기(Write Amplification) 감소
💡 NAND는 쓰기/지우기 반복(P/E Cycle)마다 산화막이 열화되어 수명이 정해져 있음. 따라서 컨트롤러의 펌웨어 알고리즘이 수명을 좌우함.
6-7. 차세대 메모리(Emerging Memory)
DRAM의 휘발성과 NAND의 느린 속도를 동시에 극복하려는 "비휘발성 + 고속" 메모리
| 종류 | 저장 원리 | 특징 |
| MRAM(자기저항) | 자성층의 자화 방향 | 빠름, 무한에 가까운 내구성 |
| RRAM(저항변화) | 산화막 저항 상태 변화 | 단순 구조, 저전력 |
| PRAM(상변화) | 물질의 결정/비정질 상태 | 비휘발성, NAND 대체 후보 |
| FRAM(강유전체) | 강유전체 분극 방향 | 저전력, 빠른 쓰기 |
💡 공통 목표: 전원 없이도 데이터 유지 + DRAM급 속도. 아직은 용량·단가에서 DRAM/NAND를 완전히 대체하진 못하지만 특정 용도에서 쓰임.
목차 7. 시스템 반도체 구조
7-1. 시스템 반도체란?
데이터 연산·제어·변환 등 기능을 수행하는 비메모리 반도체.
| 종류 | 역할 |
| 모바일 AP | 스마트폰의 두뇌 (CPU+GPU+NPU+모뎀 통합 SoC) |
| AI 반도체 | 딥러닝 연산 가속 (NPU, GPU, TPU 등) |
| 자동차용 반도체 | 차량 제어·ADAS·인포테인먼트 (높은 신뢰성 요구) |
| PMIC | 전력 관리 IC, 전압 분배·효율 관리 |
| 이미지 센서(CIS) | 빛을 전기 신호로 변환 (카메라) |
7-2. FinFET
등장 이유
- 미세화로 채널 길이가 짧아지자 숏 채널 효과·누설 전류가 심각해짐
- 평면(Planar) 구조는 게이트가 채널을 한 면에서만 제어 → 제어력 한계
- 28nm부터 HKMG로 버텼지만, 14nm부터 FinFET 공정 도입으로 돌파
구조의 장점
- 채널을 지느러미(Fin) 처럼 세워 게이트가 3면에서 감쌈
- → 채널 제어력 ↑, 누설 전류 ↓, 동일 면적 대비 성능 ↑
- 더 낮은 전압에서 동작 가능 → 저전력
구조의 한계
- Fin 높이·폭 조절로만 성능 튜닝 → 자유도 제한
- 미세화가 더 진행되면 3면 제어로도 부족
- 멀티 Fin 배치로 인한 면적·기생 저항 문제
7-3. FinFlex 기술
- 하나의 표준 셀 안에서 Fin 개수 조합을 유연하게 구성하는 기술
- 셀마다 성능(고성능)·전력(저전력)·면적을 최적 조합으로 설계 가능 → PPA 최적화
7-4. GAAFET & MBCFET
구조와 장점
- GAAFET(Gate-All-Around FET): 게이트가 채널을 4면 전체(360°) 로 감쌈 → FinFET보다 제어력 ↑
- MBCFET(Multi-Bridge Channel FET): 삼성의 GAA 구현, 채널을 나노시트(Nanosheet) 형태로 적층
- 장점
- 누설 전류 최소화, 더 낮은 전압 동작
- 나노시트 폭 조절로 성능·전력 미세 튜닝 가능 (FinFET보다 자유도 ↑)
- 3nm 이하 공정의 핵심 구조
공정 문제
- 나노시트를 공중에 띄워 게이트로 감싸는 공정이 매우 까다로움
- 희생층(SiGe) 선택적 식각 정밀도 요구
- 채널 간 균일도·기생 성분 제어 난이도 높음
목차 8. 시스템 반도체 동작 원리 & 소자·아날로그·전력 반도체
8-1. 스케일 이슈와 진보된 공정
- 무어의 법칙: 약 2년마다 트랜지스터 집적도 2배 → 미세화의 동력
- 한계에 부딪히며 등장한 돌파구
- EUV 노광: 짧은 파장(13.5nm)으로 더 미세한 패턴 구현
- 구조 혁신: HKMG → FinFET → GAA(MBCFET)
- 3D 적층·칩렛(Chiplet)·이종 집적(Heterogeneous Integration): 평면 미세화 한계를 다른 축으로 돌파
8-2. 수동 소자 vs 능동 소자
| 구분 | 정의 | 예시 |
| 능동 소자 | 신호 증폭·정류 등 능동적 동작, 전원 필요 | 트랜지스터, 다이오드 |
| 수동 소자 | 에너지 저장·소비만, 증폭 없음 | 저항, 커패시터, 인덕터 |
8-3. BJT(Bipolar Junction Transistor) 구조와 동작
- 구조: 3개 영역 E(Emitter)–B(Base)–C(Collector), 두 개의 PN 접합 (NPN / PNP)
- 동작(NPN 기준)
- E–B 접합: 순방향 / B–C 접합: 역방향
- 이미터에서 주입된 전자가 얇은 베이스를 지나 컬렉터로 대부분 이동
- 작은 베이스 전류(I_B)로 큰 컬렉터 전류(I_C)를 제어 → 전류 증폭
- MOSFET과 차이: BJT는 전류 구동(양극성, 전자+정공), MOSFET은 전압 구동(단극성)
- 장점: 높은 이득·구동 전류, 아날로그·고주파에 강함 / 단점: 베이스 전류로 소비전력 ↑
NPN BJT 구조와 캐리어 흐름 (E-B 순방향, B-C 역방향)
8-4. 저전력 설계 & PPA
- PPA(Performance·Power·Area): 시스템 반도체 설계의 3대 목표, 서로 트레이드오프 관계
- 저전력 기법
- 클록 게이팅: 안 쓰는 블록의 클록 차단
- 파워 게이팅: 안 쓰는 블록의 전원 차단
- DVFS: 부하에 따라 전압·주파수 동적 조절
- 멀티 VT: 속도 필요한 곳은 Low-VT, 누설 줄일 곳은 High-VT 셀 혼용
8-5. 컴포넌트 & FinFET 레이아웃
- 컴포넌트 레이아웃: 트랜지스터·저항·커패시터를 규칙(DRC)에 맞게 배치, 매칭·기생 성분 고려
- FinFET 레이아웃: Fin 방향·개수·간격을 표준 셀 규칙에 맞춰 배치, 멀티 Fin으로 구동력 조절
8-6. 아날로그 구조와 설계
연산 증폭기(OP-Amp)
- 정의: 두 입력의 차이를 매우 큰 이득으로 증폭하는 아날로그 핵심 블록
- 특징: 높은 입력 임피던스, 낮은 출력 임피던스, 큰 개방 이득
- 피드백 구성으로 증폭기·필터·비교기 등 다양하게 활용
커런트 미러(Current Mirror)
- 정의: 한쪽 트랜지스터의 기준 전류를 다른 트랜지스터에 그대로 복사하는 회로
- 트랜지스터 매칭이 핵심 → 일정한 바이어스 전류 공급에 사용
밴드갭 레퍼런스(Bandgap Reference)
- 정의: 온도·전원 전압 변화에 무관한 일정한 기준 전압(~1.2V)을 생성
- 원리: 온도에 비례(PTAT) + 온도에 반비례(CTAT) 성분을 합쳐 온도 의존성 상쇄
- 용도: ADC·DAC·PMIC 등 정밀 회로의 기준 전압
8-7. 전력 변환 & 전력 반도체(Power Semiconductor)
개론
- 정의: 전력을 변환·제어·분배하는 데 특화된 반도체 (고전압·대전류 처리)
- 용도: 전기차, 신재생에너지, 전원장치, 산업용 모터 등
- 핵심 지표: 낮은 도통 손실, 빠른 스위칭, 높은 내압·내열
전력 반도체 소재 (Si vs GaN vs SiC)
| 소재 | 밴드갭 | 특징 | 용도 |
| Si(실리콘) | 1.12 eV | 저렴·성숙, 고전압엔 한계 | 범용 |
| SiC(탄화규소) | ~3.3 eV | 고전압·고온 강함 | 전기차 인버터, 전력망 |
| GaN(질화갈륨) | ~3.4 eV | 초고속 스위칭, 고주파 | 고속 충전기, RF |
와이드 밴드갭(WBG) 반도체
- 정의: 밴드갭이 큰 SiC·GaN 등
- 장점: 높은 내압, 고온 동작, 빠른 스위칭, 낮은 손실 → 전력 효율 ↑·시스템 소형화
- Si의 물리적 한계를 넘는 차세대 전력 소재
전력 반도체 웨이퍼 공정
- SiC는 결정 성장이 어렵고 단단해 잉곳 성장·절단·연마가 까다로움
- GaN은 주로 Si 기판 위 에피택시(GaN-on-Si) 로 비용 절감
- 일반 로직 공정 대비 고전압 견디는 구조·두꺼운 에피층이 핵심
전력 반도체 소자 & 파워 MOSFET
- 파워 MOSFET: 전력용으로 설계된 MOSFET
- 수직 구조(Vertical, DMOS/Trench): 전류가 수직으로 흘러 대전류·고내압 가능
- 낮은 온저항(R_DS(on))과 빠른 스위칭이 핵심
- IGBT: MOSFET의 빠른 스위칭 + BJT의 대전류 처리 결합 → 고전압 대전력에 사용
- 다이오드(쇼트키/FRD): 전력 회로의 정류·환류에 사용
다음 주 주제는 반도체 공정 이론 입니다.
읽어주셔서 감사합니다 🙇♀️