안녕하세요!
오늘은 4주차 6월5일, 6월 8일, 6월9일 3일 간 진행된
반도체 공정 모듈 입니다. 🙊
3주차까지는 "실제 웨이퍼 위에 어떻게 구현하는가(공정) "였다면,
4주차는 단위 공정들을 어떤 순서·조합으로 묶어 실제 소자와 구조(MOSFET, DRAM, NAND, 배선)를 완성하는가
에 대해 진행해보겠습니다.
<목차>
1. 반도체 공정 모듈 정의 및 개요
2. 반도체 공정 모듈 LOCOS의 이해
3. 반도체 공정 모듈 STI 이해
4. Gate Technology
5. Capacitor Technology
6. Floating Gate Technology
7. Interconnect Technology
목차 1. 반도체 공정 모듈 정의 및 개요
1-1. 반도체 제조 공정과 모듈
- 단위 공정(Unit Process): 산화·CVD·포토·식각·이온주입 같은 개별 공정 하나하나
- 공정 모듈(Process Module): 단위 공정을 특정 구조(웰·게이트·S/D·커패시터·배선 등)를 만들기 위해 묶어놓은 일련의 흐름
- 전체 공정(Process Integration): 모듈들을 다시 묶어 칩 하나를 완성하는 큰 흐름
💡 같은 단위 공정도 어떤 모듈 안에 어떤 순서로 들어가느냐에 따라 결과가 달라짐. 따라서 모듈 설계가 곧 소자 설계의 핵심이 됨.
1-2. MOSFET 구조와 동작
- 구조: Gate / Source / Drain / Body의 4단자
- 핵심 영역: 게이트 산화막 아래의 채널
- 동작: 게이트 전압 VG > VT → 채널 형성(반전층) → S↔D 전류 흐름
- 즉, MOSFET 제조 = 웰 + 격리 + 게이트 + S/D + 컨택·배선을 차례로 만드는 일
1-3. MOSFET 모듈 공정 전체 흐름
| 단계 | 모듈 | 만드는 것 |
| ① | 격리(Isolation) | LOCOS 또는 STI로 소자 간 절연 |
| ② | Well | N-well / P-well 형성 (CMOS의 기반) |
| ③ | Gate | 게이트 산화막 + 게이트 전극 |
| ④ | LDD / Spacer | 얕은 S/D + 측벽 절연막 |
| ⑤ | S/D | 본격 S/D 이온주입 + 활성화 |
| ⑥ | Silicide / Contact | 저저항 컨택 형성 |
| ⑦ | Interconnect | 다층 금속 배선 |
1-4. CMOS 구조와 제조 공정
- CMOS: 같은 기판에 NMOS + PMOS를 함께 구현 → 저전력
- NMOS는 P-well, PMOS는 N-well에 만들어야 하므로 Twin Well이 표준
- 핵심 공정 순서: STI → Twin Well → Gate → NMOS LDD → PMOS LDD → Spacer → S/D → Silicide → Contact → Metal
- NMOS·PMOS는 이온주입할 때 반대쪽을 PR로 가려가며 따로 도핑 (마스크 공정 2배)
목차 2. LOCOS의 이해
2-1. 절연 공정(Isolation)이 필요한 이유
- 한 기판 위에 트랜지스터를 수억 개 만드는데, 서로 전기적으로 분리되지 않으면 누설·간섭 발생
- → 트랜지스터 사이를 두꺼운 절연막으로 막아주는 것이 격리(Isolation) 공정
- 대표 방법: LOCOS (구세대) → STI (현세대)
2-2. 산화 공정 vs CVD 공정
같은 SiO₂라도 만드는 방법이 다름.
| 구분 | 열산화(Thermal Oxidation) | CVD 산화막 |
| 원리 | 실리콘 표면이 소모되어 SiO₂가 됨 | 가스 반응으로 표면에 증착 |
| 막질 | 매우 치밀·균일, 계면 우수 | 상대적으로 거침 |
| 두께 | 얇음(~수십 nm) | 얇~두꺼움 자유 |
| 온도 | 고온(900~1100°C) | 저온~중온 가능(PECVD 300~400°C) |
| 용도 | 게이트 산화막 등 핵심 절연막 | 층간 절연막(ILD), 패시베이션 |
- 건식 산화(Dry, O₂): 느림, 매우 치밀 → 얇고 품질 좋은 막 (게이트 산화막)
- 습식 산화(Wet, H₂O): 빠름, 두꺼운 막 (필드 산화막, LOCOS)
2-3. LOCOS (Local Oxidation of Silicon) 공정
기판의 일부 영역만 두껍게 산화시켜 격리벽으로 사용하는 기법.
공정 순서
- Pad Oxide(얇은 SiO₂) 형성 → 응력 완화
- Si₃N₄ 증착 → 산화 마스크 역할(질화막 아래는 산화 안 됨)
- 포토 + 식각 → 격리할 영역의 Si₃N₄만 제거
- 습식 열산화 → 노출된 Si 표면이 두꺼운 Field Oxide(FOX) 로 자람
- Si₃N₄ 제거(인산), Pad Oxide 제거 → 활성 영역 노출
LOCOS의 한계 — Bird's Beak
- 산화가 Si₃N₄ 아래로 옆으로 침투해 부리(Bird's Beak) 모양으로 퍼짐
- → 활성 영역 면적이 줄어듦 → 미세화에 부적합
- 그래서 LOCOS는 STI에 자리를 내줬어요.
[이미지: LOCOS 단면 + Bird's Beak]
목차 3. STI(Shallow Trench Isolation) 이해
3-1. STI 공정 개요
- 정의: 기판에 얕은 트렌치(홈) 를 파고 절연막으로 채워서 소자를 격리하는 방식
- LOCOS의 Bird's Beak 문제를 해결, 수직 측벽으로 면적 효율↑
- 현대 CMOS의 표준 격리 기술 (~0.18μm 이후)
3-2. STI 공정 모듈
| 순서 | 공정 | 내용 |
| ① | Pad Oxide + Si₃N₄ 증착 | 후속 CMP의 스토퍼·하드마스크 |
| ② | 포토 + 트렌치 식각 | Si₃N₄ → Si를 수직으로 식각(RIE) |
| ③ | Liner Oxide(얇은 열산화) | 트렌치 측벽 손상 회복, 계면 품질 확보 |
| ④ | HDP-CVD SiO₂ 갭필 | 좁고 깊은 트렌치를 보이드 없이 채움 |
| ⑤ | CMP(화학·기계 연마) | Si₃N₄ 위까지 평탄화 |
| ⑥ | Si₃N₄ 제거(인산) | 활성 영역 노출 |
💡 STI는 HDP-CVD + CMP 콤보가 핵심임.
좁은 틈을 보이드 없이 채우고 → 깔끔하게 다듬는 두 기술이 있어야 가능함.
3-3. Well 공정 모듈 (Twin Well)
CMOS는 NMOS·PMOS를 위해 두 종류 웰을 모두 만들어야 함.
| 순서 | 공정 |
| ① | N-well 마스크 포토 → PMOS 자리만 노출 |
| ② | 인(P) 이온주입 → 깊은 N-well 형성 |
| ③ | PR 제거 |
| ④ | P-well 마스크 포토 → NMOS 자리만 노출 |
| ⑤ | 붕소(B) 이온주입 → 깊은 P-well 형성 |
| ⑥ | 고온 어닐링(Well Drive-in) → 도펀트 확산·활성화 |
- Retrograde Well: 깊은 영역은 농도↑, 표면은 농도↓로 만드는 프로파일 → 래치업·펀치스루 억제
목차 4. Gate Technology
4-1. 게이트 공정 개요
- 게이트(Gate): MOSFET의 ON/OFF를 결정하는 핵심 부품
- 게이트 모듈은 채널의 전기적 특성(문턱전압·이동도·누설)을 좌우해 소자 성능 전반을 결정합니다.
4-2. 게이트 공정 모듈 (기본 흐름)
| 순서 | 공정 |
| ① | 희생 산화막(Sacrificial Ox) 형성 후 제거 → 표면 손상 정리 |
| ② | 게이트 산화막 형성 (열산화, 얇음 ~수 nm) |
| ③ | 게이트 전극(Poly-Si 또는 Metal) 증착 |
| ④ | 포토 + 식각으로 게이트 패터닝 |
| ⑤ | 리옥시데이션(Re-oxidation) → 게이트 측벽 손상 회복 |
4-3. 문턱전압(VT) 모듈 공정
- VT 조정 이온주입(VT Adjust Implant): 채널 표면의 도핑 농도를 조절해 VT를 정밀하게 맞춤
- 할로(Halo / Pocket) 주입: 채널 가장자리에 반대 도핑을 주입 → 숏 채널 효과 억제
- 채널 도핑·게이트 일함수·산화막 두께가 VT를 결정하는 3대 요소
4-4. MOSFET 게이트 전극 재료 변화
| 세대 | 재료 | 특징 |
| 초기 | Al 메탈 게이트 | 융점 낮아 후속 고온 공정 어려움 → 도태 |
| ~90nm | Poly-Si | 자기정렬 S/D 가능(고온 견딤), 표준 |
| 65nm | Poly-Si + Silicide(폴리사이드) | 게이트 저항↓ |
| 45nm~ | Poly-Si + High-K 검토 | |
| 28nm~ | <mark>HKMG (High-K + Metal Gate)</mark> | Poly-Si 공핍·게이트 누설 해결 |
| 14nm~ | FinFET 구조에 HKMG 적용 | |
| 3nm~ | GAA(MBCFET) + HKMG |
4-5. HKMG (High-K Metal Gate)
왜 도입됐나
- 미세화로 SiO₂가 너무 얇아져 터널링 누설 폭증
- Poly-Si는 게이트 끝단에서 공핍(Poly Depletion) 이 일어나 실효 산화막 두께(EOT)가 증가
해결책
- High-K 절연막(HfO₂): 유전율↑ → 물리적으로 두꺼워도 같은 전기적 효과 → 누설↓
- 메탈 게이트: 공핍 없음, 일함수 조절로 VT 튜닝 용이
적용 방식 (Gate-First vs Gate-Last)
| 방식 | 순서 | 특징 |
| Gate-First | 메탈 게이트를 먼저 만든 뒤 S/D 활성화 어닐링 | 단순, 고온에 의한 메탈 특성 변화 우려 |
| Gate-Last (Replacement Metal Gate) | Poly-Si로 더미 게이트 → S/D 어닐링 → Poly 제거 → 메탈 채움 | 메탈이 고온을 안 받음, 인텔이 채택 |
💡 HKMG는 28nm부터 도입, 미세화의 핵심 분기점이에요.
4-6. LDD / Side Wall(Spacer) 공정
미세화로 S/D가 게이트에 가까워지면서 핫 캐리어·DIBL 문제가 심해짐. 아래는 이를 막기 위한 두 단계 S/D 구조.
| 순서 | 내용 |
| ① | 게이트 패터닝 후 얕고 옅은 LDD(Lightly Doped Drain) 이온주입 |
| ② | Spacer 형성: 측벽에 Si₃N₄·SiO₂ 증착 → 이방성 식각으로 옆벽에만 남김 |
| ③ | Spacer를 마스크로 본격 S/D 깊고 진한 도핑 |
| ④ | 어닐링으로 도펀트 활성화 |
- 결과: 게이트 가까이는 얕고 옅게(LDD), 멀리는 깊고 진하게(S/D) → 전계 집중 완화, 신뢰성↑
4-7. 소스/드레인 공정 모듈
- 위의 LDD → Spacer → S/D 흐름이 기본
- 선택적 에피택시(SEG) 로 S/D 위에 SiGe(PMOS)·SiC(NMOS) 를 키워 응력(Stress) 인가 → 캐리어 이동도↑
- 첨단 공정에선 Raised S/D 구조로 저항·캐파시턴스 최적화
4-8. 이온주입 측정 및 활용
| 측정 항목 | 방법 |
| 시트 저항(Rs) | 4-point probe로 도핑 농도·깊이 검증 |
| 도핑 프로파일 | SIMS(2차 이온 질량 분석) |
| 결정 손상·활성화율 | 어닐링 전/후 측정 비교 |
| 균일도 | 웨이퍼 내 다지점 측정 |
- 이온주입 후엔 반드시 어닐링(RTA, Spike, Laser)을 통해 도펀트 격자 자리 잡기 + 손상 회복
목차 5. Capacitor Technology
DRAM의 정보 저장 단위. 작은 면적에 충분한 정전용량(C) 을 확보하는 게 중요.
5-1. DRAM 셀 커패시터 구조와 특성 개선
기본 1T1C 구조
- 트랜지스터 1개 + 커패시터 1개 = 셀 하나
- 커패시터 식: C = ε · A / d (ε: 유전율, A: 면적, d: 절연막 두께)
미세화의 딜레마
- 셀이 작아지면 면적(A)↓, 절연막은 더 못 얇게(d 한계) → C 확보가 어려움
- 해결책 세 가지: A 키우기(3D 구조) / ε 높이기(High-K) / 누설 막기(MIM)
구조 진화
| 구조 | 특징 |
| Planar | 단순 평면, 면적 작음 → 초기 DRAM |
| Stack (적층형) | 트랜지스터 위로 커패시터를 쌓아 면적 확보 |
| Trench (트렌치형) | 기판에 깊은 홈을 파고 그 안에 커패시터 (IBM 계열) |
| OCS(One Cylinder Stack) | 위로 길게 솟은 원통형 → 고종횡비로 면적 극대화 |
| MIM (Metal-Insulator-Metal) | 전극을 폴리실리콘 대신 금속으로 → 공핍 없음, 누설↓ |
유전체(Dielectric) 진화
- SiO₂ → ONO(Si₃N₄ 활용) → Al₂O₃ → HfO₂ → ZrO₂ → ZAZ(ZrO₂/Al₂O₃/ZrO₂) 라미네이트
- 최근엔 ZAZ + 도핑 등으로 누설을 막으면서 ε 극대화
5-2. DRAM 셀 커패시터 공정 모듈
OCS 기준 대표 흐름임.
| 순서 | 공정 |
| ① | 비트라인·컨택 형성 후 두꺼운 산화막(Mold) 증착 |
| ② | 포토 + 식각으로 깊은 실린더 홀 형성(고종횡비) |
| ③ | ALD로 하부 전극(TiN 등) 콘포멀 증착 |
| ④ | Mold 산화막 제거(Wet) → 원통(Cylinder) 노출 |
| ⑤ | ALD로 고유전 절연막(ZAZ 등) 증착 |
| ⑥ | ALD로 상부 전극(TiN/Poly) 증착 |
💡 고종횡비 홀 식각 + ALD 콘포멀 증착이 DRAM 커패시터 공정의 핵심 두가지. (ALD가 DRAM에 중요한 이유).
목차 6. Floating Gate Technology
6-1. 플로팅 게이트 구조와 동작
구조 (전형적인 플래시 셀)
- 일반 MOSFET 게이트와 채널 사이에 플로팅 게이트(Floating Gate, FG) — 전기적으로 고립된 전극이 추가
- 위에서부터: Control Gate / ONO(IPD) / Floating Gate / Tunnel Ox / Channel
동작 원리
| 동작 | 메커니즘 |
| Program(쓰기) | Control Gate에 높은 (+)전압 → 채널 전자가 FN 터널링으로 Tunnel Ox를 뚫고 FG에 주입 → 저장 |
| Erase(지우기) | 기판에 높은 (+)전압(또는 게이트 -전압) → FG의 전자가 채널로 빠져나감 |
| Read | FG의 전하량에 따라 V_T가 달라지므로, 일정 전압을 걸어 ON/OFF 여부로 판독 |
- FG가 절연막에 둘러싸여 있어 전원이 꺼져도 전자가 유지 → 비휘발성
- CTF(Charge Trap Flash): FG 대신 Si₃N₄ 트랩층에 전하를 가두는 방식 → 3D NAND의 표준
6-2. 3D NAND Flash 구조
평면(2D) NAND가 미세화의 벽에 부딪히자 셀을 수직으로 쌓는 방향으로 전환했어요.
핵심 컨셉
- 수직 채널: 채널이 기판이 아니라 수직 기둥(필러) 으로 서 있음
- 수평 워드라인: 게이트(워드라인)들이 수평으로 적층되어 수직 채널을 감쌈
- 전하 저장: Si₃N₄ 트랩층(CTF)
대표 구조
| 명칭 | 특징 |
| BiCS / P-BiCS (Toshiba) | Bit Cost Scalable, 채널을 수직으로 |
| V-NAND (삼성) | 24단 시작 → 현재 200단 이상 |
| TCAT (Terabit Cell Array Transistor) | Replacement Metal Gate로 워드라인 형성 |
6-3. 3D NAND 공정 핵심
공정 흐름 (개념)
| 순서 | 공정 |
| ① | ONO 또는 Oxide/Nitride(O/N) 다층 적층(현재 수백 단) |
| ② | 채널 홀 식각(Channel Hole Etch) — 수십~수백 단을 한 번에 뚫는 고종횡비 식각 |
| ③ | 홀 측벽에 블로킹 산화막 / 트랩 질화막 / 터널 산화막 적층(ONO) |
| ④ | 폴리실리콘 채널 증착 |
| ⑤ | 슬릿(Slit) 식각 → Nitride 제거(인산) → 빈자리에 메탈(W) 워드라인 채움 (Replacement Gate) |
| ⑥ | 컨택·배선(BEOL) |
공정 이슈 & 해결책
| 이슈 | 해결책 |
| 수백 단 채널 홀 식각의 수직도 | 고선택비 식각 가스, 멀티스텝 식각, 하드마스크 두껍게 |
| 적층 응력으로 웨이퍼 휨(Wafer Bow) | 응력 보상층, 박막 두께 정밀 제어 |
| 단 수 증가의 한계 | 더블 스택(반씩 만들어 본딩), 하이브리드 본딩 |
| 셀 간 전하 간섭 | CTF로 전하 국소화 |
| 균일도 | ALD 콘포멀 증착, 메트롤로지 강화 |
💡 고종횡비 식각 + ALD + Replacement Metal Gate가 3D NAND를 가능케 한 3대 기술임.
목차 7. Interconnect Technology
-> 소자를 연결. 칩 한 개에 보통 10층 이상의 금속 배선이 들어감.
7-1. 금속 배선 공정
재료 변화: Al → Cu
| 시대 | 재료 | 방식 | 특징 |
| 과거 | Al(알루미늄) | Subtractive(증착 → 식각) | RIE로 패터닝 |
| 0.13μm 이후 | <mark>Cu(구리)</mark> | Damascene(다마신) | 식각이 어려워 채워넣기 방식 |
왜 Cu로?
- Al보다 저항이 낮고(전도도↑), EM(Electromigration) 내성↑ → 미세화 시 신호 지연·신뢰성 유리
- 단, Cu는 RIE 식각이 어려워(휘발성 부산물 없음) → 다마신 공정으로 전환
Damascene / Dual Damascene 공정
| 단계 | Single Damascene | Dual Damascene |
| ① | ILD 증착 | ILD 증착 |
| ② | 트렌치(배선) 식각 | 비아 + 트렌치 동시 식각 |
| ③ | 베리어/시드 메탈 증착 | 〃 |
| ④ | Cu 도금(Electroplating) | 〃 |
| ⑤ | CMP로 ILD 위 Cu 제거 | 〃 |
- Dual Damascene: 비아(아래층 연결 구멍)와 트렌치(배선)를 한 번에 채움 → 공정 단순화, 신뢰성↑
- 베리어 메탈(Ta/TaN): Cu가 ILD로 확산되는 걸 막음 (Cu는 SiO₂에서 빠르게 확산됨)
Low-K 절연막
- 배선 간 정전용량(RC delay) 줄이려고 유전율 낮은 ILD(SiOCH, 다공성 Low-K) 사용
- 단, 기계적 강도가 약해 CMP·본딩 공정 난이도↑
7-2. 컨택(Contact) 공정
- 정의: 트랜지스터(S/D, 게이트)와 첫 번째 금속 배선을 잇는 수직 구멍 + 메탈 플러그
- 재료: 주로 텅스텐(W) 플러그 (좁고 깊은 홀을 잘 채움, 고온 견딤)
- 공정 흐름
- ILD 증착 → 포토 + 식각으로 컨택 홀
- Ti/TiN 베리어/접착층 증착 (CVD/ALD)
- W 갭필 (WF₆ 기반 CVD)
- CMP로 ILD 위 W 제거
💡 베리어 메탈(Ti/TiN)이 중요한 이유: ① 컨택 저항↓, ② W가 Si로 확산되는 걸 막음, ③ ILD와의 접착력 확보
7-3. 실리사이드(Silicide) 공정
- 정의: S/D·게이트 위에 금속+Si 화합물(MSi₂) 을 형성해 컨택 저항을 크게 낮추는 공정
- 재료 변화: TiSi₂ → CoSi₂ → NiSi(Ni Salicide) (현세대)
Salicide(Self-Aligned Silicide) 공정 흐름
- S/D·게이트 노출 (Spacer가 정의)
- Ni(또는 Co) 박막 증착(스퍼터링)
- 1차 RTA: Si 노출 영역에서만 금속이 Si와 반응 → MSi 형성, Spacer/ILD 위에는 미반응 금속만
- 미반응 금속 선택적 제거(습식)
- 2차 RTA: 저저항 MSi₂ 상으로 변환
💡 Self-Aligned 의 의미: 별도 마스크 없이 노출된 Si 위에만 자동으로 실리사이드가 형성되는 것!
미세 공정에선 마스크 한 장 줄이는 게 큰 이득이 됨.
다음 주 주제는 반도체 계측 공정 및 장비 이론 입니다.
읽어주셔서 감사합니다 🙇♀️